Extraccion-del-modelo-de-circuito-equivalente-de-pequena-senal-de-transistores-FinFET

Vista previa del material en texto

UNIVERSIDAD NACIONAL AUTÓNOMA 
DE MÉXICO 
 
FACULTAD DE INGENIERÍA 
 
 
“EXTRACCIÓN DEL MODELO DE 
CIRCUITO EQUIVALENTE DE 
PEQUEÑA-SEÑAL DE TRANSISTORES 
FinFET” 
 
TESIS 
 
QUE PARA OBTENER EL TITULO DE: 
 
INGENIERO EN 
TELECOMUNICACIONES 
 
PRESENTA: 
 
LORENZO ANTONIO FLORES 
 
ASESOR: 
 
DR. JULIO CÉSAR TINOCO MAGAÑA 
 
 
MÉXICO D.F. 2011 
 
UNAM – Dirección General de Bibliotecas 
Tesis Digitales 
Restricciones de uso 
 
DERECHOS RESERVADOS © 
PROHIBIDA SU REPRODUCCIÓN TOTAL O PARCIAL 
 
Todo el material contenido en esta tesis esta protegido por la Ley Federal 
del Derecho de Autor (LFDA) de los Estados Unidos Mexicanos (México). 
El uso de imágenes, fragmentos de videos, y demás material que sea 
objeto de protección de los derechos de autor, será exclusivamente para 
fines educativos e informativos y deberá citar la fuente donde la obtuvo 
mencionando el autor o autores. Cualquier uso distinto como el lucro, 
reproducción, edición o modificación, será perseguido y sancionado por el 
respectivo titular de los Derechos de Autor. 
 
 
 
2 
 
 
AGRADECIMIENTOS 
 
A la Universidad Nacional Autonomía de 
México y a la Facultad de Ingeniería por 
permitirme realizar mis estudios de 
licenciatura. 
 
Un agradecimiento especial al Dr. Julio César 
Tinoco Magaña por darme la oportunidad de 
realizar este trabajo de Tesis y por todo el 
apoyo y dedicación. 
 
A los honorables miembros del jurado: 
 
Presidente: Dr. Miguel Moctezuma Flores 
Secretario: M.I. Juventino Cuéllar González 
Vocal: Dr. Julio César Tinoco Magaña 
1er. Suplente: Dr. José María Matías Maruri 
2do. Suplente: M. I. Selene Pérez García 
 
 
 
 
 
 
3 
 
ÍNDICE 
INTRODUCCIÓN. .............................................................................................................. 4 
1. FUNDAMENTOS DE OPERACIÓN DEL TRANSISTOR MOS. .................................. 6 
1.1. Estructura MOS.................................................................................................. 6 
1.2. Estructura del Transistor MOS. ...................................................................... 18 
1.3. Operación del Transistor MOS. ...................................................................... 19 
1.3.1. Región lineal. ............................................................................................ 19 
1.3.2. Región de saturación. .............................................................................. 20 
1.3.3. Modelo básico de corriente. .................................................................... 21 
1.3.4. Modelo de primera aproximación. ........................................................... 25 
1.4. Efectos de Canal Corto (Short Channel Effects - SCE). ................................ 26 
2. MODELO EQUIVALENTE DE PEQUEÑA-SEÑAL. ................................................. 28 
2.1. Efecto Útil. ........................................................................................................ 28 
2.2. Parámetros Intrínsecos. .................................................................................. 29 
2.3. Parámetros Extrínsecos. ................................................................................. 30 
2.4. Procedimiento de Extracción de Pequeña-Señal. ......................................... 34 
3. CARACTERIZACIÓN DE FinFETs. ......................................................................... 38 
3.1. Caracterización en Corriente Directa. ............................................................ 39 
3.1.1. Característica transferencial en régimen lineal. ..................................... 40 
3.1.2. Característica transferencial en régimen de saturación. ....................... 43 
3.1.3. Característica de salida. ........................................................................... 45 
3.2. Parámetros del Circuito Equivalente de Pequeña-Señal. ............................. 48 
3.2.1. Transconductancia gm. ............................................................................. 50 
3.2.2. Conductancia gd. ...................................................................................... 50 
3.2.3. Capacitancia Cgs. ...................................................................................... 51 
3.2.4. Capacitancia Cgd. ...................................................................................... 51 
3.2.5. Capacitancia Cds. ...................................................................................... 52 
4. RESULTADOS. ........................................................................................................ 53 
4.1. Inmunidad a los Efectos de Canal Corto. ....................................................... 53 
4.2. Dependencia de los Parámetros de Pequeña-Señal con L. .......................... 55 
CONCLUSIONES. ........................................................................................................... 60 
GLOSARIO. .................................................................................................................... 61 
REFERENCIAS. .............................................................................................................. 62 
4 
 
 
INTRODUCCIÓN. 
 
La industria de comunicaciones siempre ha sido un mercado muy exigente y rentable para las 
empresas de semiconductores y circuitos integrados (CI’s). Los nuevos sistemas de comunicación 
son muy demandantes, requieren operar a muy alta frecuencia, alto grado de integración, bajo 
consumo de energía, así como alto desempeño. La tecnología de los semiconductores ha logrado 
hacer frente a dichas demandas, dado que ha permitido incrementar la velocidad de operación y la 
densidad de integración de los CI’s. 
 
Desde la invención del transistor bipolar en 1947, las frecuencias de operación de los transistores 
han mejorado paulatinamente [1]. En 1958 los transistores bipolares de germanio, alcanzaron 
frecuencias de corte superiores a 1 GHz [2]. Desde esas fechas, diferentes tecnologías han sido 
investigadas, buscando aumentar aún más las frecuencias de operación de los transistores. 
Tecnologías como los MESFET (Metal Semiconductor Field Effect Transistor), HBT (Heterojunction 
Bipolar Transistor), HEMT (High Electron Mobility Transistor), entre otras se han desarrollado 
intensamente gracias a su alto desempeño en aplicaciones de microondas. En general, los 
compuestos semiconductores III-V poseen muy alta movilidad de electrones, por lo que se les ha 
considerado materiales idóneos para aplicaciones de muy alta y extremadamente alta frecuencia, 
de este modo en el año 2000, se logró el desarrollo de dispositivos con materiales III-V a 
frecuencias del orden de 1 THz [3]. 
 
Debido a las ventajas de las tecnologías con materiales III-V para aplicaciones de radiofrecuencia 
(RF), durante mucho tiempo el MOSFET (Metal Oxide Semiconductor Field Effect Transistor) de 
silicio fue considerado un dispositivo lento, ruidoso y poco adecuado para aplicaciones de RF. Pero 
gracias al continuo desarrollo de los MOSFETs para aplicaciones analógicas y digitales, su 
rendimiento ha mejorado considerablemente en los últimos años [4], por lo que este dispositivo ha 
encontrado más aceptación en la comunidad de RF. 
 
Hasta la fecha, el MOSFET de silicio se ha utilizado ampliamente para aplicaciones en el rango 
inferior a los GHz, pero el mercado de estos transistores va aumentando a medida que avanza la 
tecnología. De este modo, en la última década el MOSFET ha alcanzado sorprendentemente altas 
velocidades de operación, por lo que la comunidad internacional ha comenzado a considerarlos 
como una alternativa eficiente para aplicaciones analógicas en los rangos de microondas y ondas 
milimétricas. Este desarrollo de los MOSFETs se basa en la continua reducción de sus 
dimensiones, proceso conocido como escalado, gracias al cuál, se han reducido sus dimensiones 
desde varios micrómetros hasta las tecnologías actualesdel orden de 65 nanómetros [5]. 
 
Esta continua reducción de las dimensiones de los MOSFETs, se ve afectada por la aparición de 
fenómenos indeseables conocidos como efectos de canal corto (SCE- Short Channel Effects) [1], 
los cuales implican la pérdida de control de los fenómenos electrostáticos por parte de la 
compuerta del transistor. Dichos efectos son un desafío tecnológico ya que degradan las 
características de operación del transistor. 
 
Para reducir los SCE en MOSFETs de escala nanométrica, arquitecturas con múltiples compuertas 
han emergido como una de las nuevas estructuras más prometedoras, gracias al control 
simultáneo del canal con más de una compuerta. La idea de la doble compuerta (DG) en el 
MOSFET fue introducida por primera vez por J.-P. Colinge [6]. Comenzando por el FinFET [7], 
otros MOSFETs de múltiples compuertas han sido introducidos [8], como el de tres compuertas 
puertas (TG), compuerta pi (PG), compuerta cuádruple (QG), compuerta omega-( -G), etc. 
 
De este modo, los FinFETs aparecen como dispositivos prometedores para aplicaciones digitales 
debido a su alta inmunidad a los SCE y su excelente compatibilidad con la tecnología planar 
CMOS, así como para aplicaciones analógicas debido a las altas frecuencias de operación 
5 
 
previstas. La mayoría de las investigaciones realizadas en FinFETs se han centrado en sus 
aspectos tecnológicos y las perspectivas en las aplicaciones digitales, mientras que sólo unos 
pocos han evaluado sus figuras de mérito analógicas. 
 
Por otro lado, la implementación de estas tecnologías, requiere el desarrollo de modelos 
adecuados, capaces de predecir su comportamiento a pequeña-señal lo que es crucial para el 
diseño de circuitos analógicos. Esto permitiría el progreso de una amplia gama de aplicaciones en 
la industria de telecomunicaciones, que como se ha observado, cada día requiere de dispositivos 
operando a mayores velocidades y con mejor desempeño. 
 
Por estos motivos, el objetivo de ésta Tesis es extraer los parámetros del modelo de circuito 
equivalente de pequeña-señal para transistores FinFET de tres compuertas, lo que permitirá el 
correcto modelado de dichos dispositivos en los rangos de microondas y posiblemente en ondas 
milimétricas para determinar metodologías de diseño de circuitos analógicos y digitales. Así mismo, 
se observará la influencia de cada parámetro en el comportamiento dinámico de los transistores, 
para que en futuras investigaciones puedan optimizarse. 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
6 
 
1. FUNDAMENTOS DE OPERACIÓN 
DEL TRANSISTOR MOS. 
En este capítulo se estudiará la estructura MOS (Metal Oxide Semiconductor); se analizará su 
comportamiento, el cuál permitirá comprender el funcionamiento del transistor MOS. Se abordarán 
los fenómenos electrostáticos que ocurren dentro de la estructura MOS bajo polarización. 
Posteriormente se describirá la operación del MOSFET en régimen lineal y en saturación, que 
permitirá definir algunos parámetros y variables fundamentales para su tratamiento. También, se 
analizará de manera detallada la parte fundamental del MOSFET: la conductividad del canal. Por 
último, se describirán los efectos indeseados que ocurren en el MOSFET al reducir la longitud del 
canal. 
 
1.1. Estructura MOS. 
 
La estructura MOS consiste en un metal, referido como compuerta, un óxido (típicamente óxido de 
silicio SiO2) y un semiconductor (tipo N o tipo P) llamado substrato. El material semiconductor más 
usado es el silicio (Si). La estructura MOS se muestra en la Figura 1.1. 
 
Figura 1.1. Estructura MOS [9] . 
En ausencia de polarización, en el semiconductor hay una distribución homogénea de portadores, 
por lo que no se presenta carga en ninguna de las interfaces: metal-óxido y óxido-semiconductor. 
 
Al aplicar cierto voltaje al metal (usualmente llamado voltaje de compuerta VG) y poniendo a tierra 
el substrato (Figura 1.2), se pueden obtener tres condiciones de operación en la estructura MOS: 
condición de acumulación, condición de empobrecimiento y condición de inversión [9]. 
 
Figura 1.2. Voltaje VG aplicado a la estructura MOS. 
Con el voltaje aplicado, la estructura MOS se comporta como un capacitor de placas planas y 
paralelas ya que aparece carga tanto en el metal como en el substrato, formando el capacitor. 
 
///////////////////////////
/// 
Metal 
SiO2 
Substrato 
de Silicio 
 VG 
///////////////////////////
/// 
Metal 
SiO2 
Substrato 
de Silicio 
7 
 
La carga por unidad de área del capacitor [10] MOS está dada por: 
 
 (1-1) 
 
donde C es la capacitancia y VG es el voltaje aplicado entre la compuerta (metal) y el substrato. Es 
importante notar que la concentración de portadores en el substrato varía con el voltaje aplicado, 
específicamente en la interfaz óxido-semiconductor, de la que se hará referencia de ahora en 
adelante como interfaz del óxido simplemente. 
 
La capacitancia por unidad de área [10] presente en el óxido se define como: 
 
 (1-2) 
 
donde Kox es la constante dieléctrica del óxido, ε0 es la permitividad del vacío y xox es el espesor del 
óxido. Se puede ver que esta capacitancia es constante. 
 
A continuación se mostrarán las condiciones de operación de la estructura MOS al aplicar cierto 
voltaje. Se utilizará un substrato tipo P durante todo el análisis. 
 
Al aplicar un voltaje negativo a la estructura MOS, se presenta la condición de acumulación [9], 
como se muestra en la Figura 1.3. 
 
Figura 1.3. Condición de acumulación en la estructura MOS con un semiconductor tipo P. 
En esta condición los portadores mayoritarios (huecos), del semiconductor tipo P, comienzan a 
acumularse en la interfaz del óxido. Esto se debe al campo eléctrico, producto del voltaje negativo 
aplicado. La región de acumulación que se muestra en la Figura 1.3 se comporta como un 
semiconductor tipo P más dopado (P+). También, se muestra una zona homogénea, en la cuál la 
distribución de carga no varía. 
 
Sí ahora se aplica un voltaje positivo a la estructura MOS, se presenta la condición de 
empobrecimiento [9] como se muestra en la Figura 1.4. 
 
 
Metal 
SiO2 
Substrato 
- VG 
P-Si 
Región de 
Acumulación 
de huecos 
Campo 
Eléctrico 
 
Huecos 
Zona Homogénea 
8 
 
 
Figura 1.4. Condición de empobrecimiento en la estructura MOS con un semiconductor tipo P. 
 
En esta condición, los portadores mayoritarios son repelidos de la zona cercana al óxido, debido al 
campo eléctrico. Esto produce una región de carga espacial (RCE) producto de los iones de 
impurezas [9]. También se tiene una capacitancia por unidad de área, asociada a la RCE en el 
silicio dada por: 
 
 (1-3) 
 
donde Ksi es la constante dieléctrica del silicio y xd es el ancho de la RCE. Como se puede 
observar, esta capacitancia cambia con xd. Al incrementar VG, el ancho de la RCE aumenta, por lo 
que Csi muestra una dependencia con VG. 
 
Sí se continua incrementando el voltaje positivo aplicado se llega a la condición de inversión [9], 
como se muestra en la Figura 1.5. 
 
Figura 1.5. Condición de inversión en la estructura MOS con un semiconductor tipo P. 
 
+ VG 
P-Si 
La RCE 
aumenta 
hasta un 
valor 
máximo 
Electrones 
Región de 
inversión + + + + + + + + + + + + + + + + 
Zona Homogénea 
 
+ VG 
P-Si 
Región de 
Carga 
Espacial 
 
Iones de impurezas aceptoras 
+ + + + + + + + + + + + + + + + 
Zona Homogénea 
9 
 
Con este incremento de voltaje la RCE sigue aumentando. En la interfaz del óxido, el campo 
eléctrico confina a los electrones libres generados en la superficie del silicio, esto produce que la 
región entre el substrato y el óxido, se comporte como un semiconductor tipo N. Por lo tanto, se ha 
invertido el tipo de semiconductor, es decir, el tipo de conductividad. El comienzo de este proceso 
se conoce como inversión débil [9]. 
 
La RCE se incrementa hasta un límite, en el cuál un incremento en el voltaje aplicado, produce un 
incremento en la concentración de cargamóvil en la región de inversión y por lo tanto la RCE ya no 
se incrementa. Cuando ocurre esto se tiene una inversión fuerte [9]. 
 
En el caso de tener una estructura MOS con un semiconductor tipo N, se logra la condición de 
acumulación al aplicar un voltaje positivo al metal y poniendo a tierra el substrato. Al aplicar un 
voltaje negativo se obtiene la condición de empobrecimiento. Con un voltaje negativo más intenso 
se obtiene la condición de inversión, produciendo una región entre el óxido y el substrato tipo P. 
 
Para observar mejor los fenómenos que ocurren en la estructura MOS, se analizará el diagrama de 
bandas de energía de la estructura MOS, en el que se verán de manera clara las tres condiciones 
de operación mostradas anteriormente. Para tal efecto, se considerará una estructura MOS ideal. 
 
En la Figura 1.6 se presenta el diagrama de bandas de energía de la estructura MOS sin polarizar. 
Nuevamente se emplea un semiconductor tipo P. 
 
Figura 1.6. Diagrama de Bandas de la estructura MOS ideal sin voltaje aplicado. 
Cuando no hay voltaje aplicado, la estructura MOS está en condición de bandas planas (Flat 
Banda-FB). Además, independientemente del voltaje aplicado, el nivel de Fermi permanece 
constante. La distribución de carga contenida en el semiconductor permanece homogénea [9]. 
 
En la Figura 1.7 se muestra el diagrama de bandas de la estructura MOS cuando está en condición 
de acumulación. 
Metal SiO2 
EC 
EV 
Ei 
EF 
Semiconductor tipo P 
EC Nivel de energía de la banda de conducción 
EV Nivel de energía de la banda de valencia 
EF Nivel de Fermi 
Ei Nivel de Fermi Intrínseco 
 
x 0 
10 
 
 
Figura 1.7. Diagrama de bandas de la estructura MOS ideal en condición de acumulación (VG<0) [11]. 
Como se puede observar en la Figura 1.7, al aplicar un voltaje negativo hay un doblamiento de 
bandas. Se ve el efecto de acumulación de portadores mayoritarios (huecos), ya que en la interfaz 
del óxido el nivel de Fermi (EF) está más próximo al nivel de energía de la banda de valencia (EV), 
por lo que tenemos una región de semiconductor tipo P mas dopada (P+) [9]. 
 
En la Figura 1.8 se muestra el diagrama de bandas de la estructura MOS al aplicar un voltaje 
positivo, en este caso las bandas se doblan hacia abajo. 
 
Figura 1.8. Diagrama de bandas de la estructura MOS ideal en condición de empobrecimiento (VG>0) [11]. 
Con el voltaje positivo aplicado, se genera una región de carga espacial debido a los iones de 
impurezas. Se ve el efecto de empobrecimiento, ya que en la interfaz del óxido, el nivel de Fermi 
(EF) se encuentra más alejado del nivel de energía de la banda de valencia (EV), por lo que hay 
una perdida de portadores mayoritarios [9]. Así, la carga por unidad de área Qs, contenida en el 
semiconductor, estará dada por la carga contenida dentro de la región de carga espacial [11]: 
 
EC 
EV 
Ei 
EF 
Semiconductor tipo P 
+ VG 
 
Metal 
SiO2 
xd 
Iones aceptores 
Metal 
SiO2 
EC 
EV 
Ei 
EF 
Semiconductor tipo P 
- VG 
huecos 
11 
 
 (1-4) 
 
donde q es la carga del electrón, NB es la concentración de impurezas del substrato y xd es el 
ancho de la región de carga espacial. 
 
En la Figura 1.9 se muestra el diagrama de bandas de la estructura MOS en condición de 
inversión, es decir, cuando se aplica un voltaje positivo intenso. 
 
Figura 1.9. Diagrama de bandas de la estructura MOS ideal en condición inversión (VG>>0) [11]. 
Si se comienza a incrementar el voltaje positivo aplicado, el ancho de la región de carga espacial 
aumentará. Además, la variación total de potencial electrostático en el silicio también aumentará. 
Sin embargo, como las bandas comienzan a doblarse cada vez más, el nivel de energía de la 
banda de conducción (EC) eventualmente se irá acercando al nivel de Fermi (EF), adicionalmente el 
nivel intrínseco (Ei) se ubicará por debajo del nivel de Fermi. Debido a lo anterior, la concentración 
de electrones cerca de la interfaz del óxido pronto aumentará considerablemente. Después de 
esto, la mayor cantidad de carga inducida en el semiconductor consistirá de carga Qn debida a 
electrones confinados en una estrecha capa, es decir, la región de semiconductor cercana al óxido 
estará invertida, ahora se comportará como una región de semiconductor tipo N [11]. 
 
Una vez que se ha formado la capa de inversión, el ancho de la región de carga espacial alcanzará 
un máximo, debido a que bajo inversión fuerte, un pequeño incremento en el voltaje aplicado a la 
compuerta, producirá un mayor doblamiento de las bandas, y como resultado, un incremento de la 
carga móvil dentro de la capa de inversión. Así, en condición de inversión fuerte, la carga por 
unidad de área inducida en el semiconductor estará dada por: 
 
 (1-5) 
 
donde xdmax denota el ancho máximo de la región de carga espacial [11]. 
 
Para describir de una forma mejor la variación de carga en el substrato al aplicar un voltaje, se 
puede emplear la ecuación de Poisson [10], que relaciona la densidad de carga en el 
semiconductor con el potencial aplicado φ. 
 
 (1-6) 
EC 
EV 
Ei 
EF 
Semiconductor tipo P 
+ VG 
Metal 
Iones aceptores 
xdmax 
electrones 
SiO2 
12 
 
donde φ es el potencial, ρ es la densidad de carga en el semiconductor y Ksi es la constante 
dieléctrica del semiconductor. 
 
Para simplificar los cálculos se considerará que la variación de carga en el semiconductor sólo se 
da en el eje x (Figura 1.10). 
 
Figura 1.10. Variación de carga en el eje x de la estructura MOS. 
Además se considerará que solo se presentan fenómenos a lo largo del eje x [9]. Por lo que: 
 
 (1-7) 
 
 (1-8) 
 
 (1-9) 
 
 (1-10) 
 
NA es la concentración de impurezas aceptoras, ND es la concentración de impurezas donadoras, 
p(x) es la variación de la concentración de huecos en dirección del eje x, n(x) es la variación de la 
concentración de electrones en dirección del eje x, k es la constante de Boltzmann, T es la 
temperatura, np0 es la concentración de electrones en el material tipo P en equilibrio y pp0 es la 
concentración de huecos en el material tipo P en equilibrio. 
 
También se considerará que hay neutralidad de carga en el semiconductor, por lo que la densidad 
de carga en todo el volumen del semiconductor será cero [11], es decir: 
 
 
 
Esto implica que: 
 
 (1-11) 
 
Sustituyendo la ecuación (1-9), (1-10) y (1-11) en la ecuación (1-8): 
 
 (1-12) 
 
Entonces la ecuación de Poisson que se debe resolver es: 
 
/////////////////////////
/ 
x 
P-Si 
13 
 
 (1-13) 
 
El campo eléctrico en función del potencial eléctrico [10] está dado por: 
 
 (1-14) 
 
Así, sustituyendo el campo eléctrico E, en la ecuación (1-13) se tiene: 
 
 (1-15) 
 
Al integrar y ordenar los términos se obtiene la siguiente ecuación: 
 
 (1-16) 
 
La constante de integración C, se obtiene considerando la condición de frontera: cuando el 
potencial eléctrico por lo que el campo eléctrico también es cero ( ). 
 
 (1-17) 
 
Sustituyendo C en la ecuación (1-16) y reorganizando los términos: 
 
 (1-18) 
 
Definiendo F [9] como: 
 
 (1-19) 
 
Sustituyendo el valor de F en la ecuación (1-18) y reorganizando los términos: 
 
 (1-20) 
 
Se puede sustituir la longitud de Debye LD1 en la ecuación (1-20): 
 
 (1-21) 
 
donde: 
 
 (1-22) 
 
Sí ahora se aplica la Ley de Gauss [10] a la ecuación (1-21) y se toma el valor del campo eléctrico 
en la interfaz óxido-semiconductor, es decir, aplicando: 
 
1 La longitud de Debye es la longitud del campo localizado dentro del semiconductor. 
14 
 
 (1-23) 
 
Se obtiene la variación de carga en la interfaz óxido-semiconductor [9], dada por: 
 
 (1-24) 
 
En la Figura1.11 se presenta una grafica representativa de la variación de carga en la interfaz del 
óxido en función del potencial eléctrico [9]. 
 
Figura 1.11.Variación de carga en la interfaz óxido-semiconductor en función del potencial eléctrico. 
En la gráfica se observan las regiones de acumulación, empobrecimiento, inversión débil e 
inversión fuerte. Para un potencial φ>2φF (donde φF se define como el potencial de Fermi2) se 
presenta la región de inversión fuerte, este potencial corresponde al doblamiento total de las 
bandas [11]. 
 
A fin de determinar la magnitud del voltaje necesario para alcanzar la inversión fuerte, es necesario 
considerar que el voltaje aplicado a la compuerta se repartirá entre el óxido y el semiconductor de 
la estructura MOS [11]. Así: 
 
 (1-25) 
 
Vox es el potencial en el óxido y Vs el potencial eléctrico en el semiconductor dado por: 
 
 (1-26) 
 
En ausencia de carga localizada en la interfaz entre el óxido y el semiconductor, la ley de Gauss 
requiere que el desplazamiento eléctrico sea continuo en esta interfaz, es decir: 
 
 (1-27) 
 
 
2
 Potencial de Fermi φF = (Ei - EF)/q 
Potencial Eléctrico φ [unidades arbitrarias] 
 
C
ar
ga
 Q
s 
[u
ni
da
de
s 
ar
bi
tr
ar
ia
s]
 
+ φ - φ 
15 
 
Si no hay carga presente dentro del óxido, el campo eléctrico es uniforme [11] y esta dado por: 
 (1-28) 
 
donde xox es el espesor del óxido. El campo eléctrico en el silicio, según la ley de Gauss [11], es: 
 
 (1-29) 
 
Con una combinación de estas últimas tres ecuaciones se obtiene el voltaje presente en el óxido 
[11], de la siguiente forma: 
 
 (1-30) 
 
Donde Cox≡Koxε0/xox es la capacitancia por unidad de área del óxido [11]. 
 
Entonces el voltaje en la compuerta es: 
 
 (1-31) 
 
Y para inversión fuerte [11] es necesario que: 
 
 (1-32) 
 
Así, el voltaje para tener una inversión fuerte en la estructura MOS, también llamado voltaje de 
umbral VT [11], estará dado por: 
 
 (1-33) 
 
Ahora, si se toma en cuenta la aproximación de empobrecimiento [9], en donde se considera que 
en la región de carga espacial no hay portadores móviles: 
 
 (1-34) 
 
 (1-35) 
 
donde QB es la carga de impurezas ionizadas. Entonces el voltaje para inversión fuerte quedará 
como: 
 
 (1-36) 
 
Estructura MOS real. 
Hasta ahora se ha tratado la estructura MOS como ideal. Ahora se analizarán algunos efectos que 
permitirán modelar la estructura MOS de forma más real. 
 
En el modelado de la estructura MOS real se toman en cuenta básicamente dos elementos 
importantes: la diferencia en las funciones de trabajo (del metal y semiconductor) y la presencia de 
carga en el óxido [9]. 
 
La energía de los electrones en el nivel de Fermi, en el metal y el semiconductor de una estructura 
MOS, son diferentes. Tal diferencia de energía es usualmente expresada como una diferencia en 
16 
 
las funciones de trabajo, que es la energía necesaria para extraer un electrón desde el nivel de 
Fermi [11]. 
En la Figura 1.12 se muestran las diferencias en los niveles de Fermi y las funciones de trabajo de 
los materiales de la estructura MOS (los materiales no están en contacto). 
 
 
Figura 1.12. Funciones de trabajo del metal y el semiconductor ( M y Si). 
La función de trabajo del metal ( M) es la diferencia de energía entre el nivel de vacío y el nivel de 
Fermi del metal [9]. 
 
La afinidad electrónica del semiconductor ( Si) es la diferencia de energía entre el nivel de vacío y 
el nivel de energía de la banda de conducción del semiconductor [9]. 
 
La función de trabajo del silicio ( Si) es la diferencia de energía entre el nivel de vacío y el nivel de 
Fermi del silicio [9]. Es una cantidad que varía con la concentración de impurezas, de la siguiente 
forma: 
 
 (1-37) 
 
donde ; ni es la densidad intrínseca de portadores. 
 
La banda prohibida en el óxido, es mucho más grande que la del semiconductor (Eg=EC-EV), dadas 
sus características dieléctricas. 
 
Las diferencias mostradas anteriormente, hacen que la condición de bandas planas no se 
mantenga en la estructura MOS sin polarización. Por lo tanto, las diferencias de las funciones de 
trabajo entre el metal y el semiconductor provocan la presencia de un potencial en el óxido de 
silicio [11], como se ve en la Figura 1.13. 
SiO2 
M 
EV 
Ei 
Semiconductor 
tipo P 
Metal 
EFM 
EFS 
Nivel de 
Vacío 
EC Si 
Si 
φF 
EFS Nivel de Fermi del semiconductor 
Si Función de trabajo del semiconductor 
Si Afinidad electrónica del silicio 
EFM Nivel de Fermi del metal 
M Función de trabajo del metal 
φF Potencial de Fermi 
 
 
17 
 
 
Figura 1.13. Efecto de la diferencia en las funciones de trabajo del metal y el semiconductor [11]. 
Para eliminar este efecto, se requiere aplicar un voltaje a la compuerta que compense las 
diferencias para llegar de nuevo a la condición de bandas planas, como se muestra en la Figura 
1.14. Este voltaje requerido para establecer la condición de bandas planas es llamado voltaje de 
Flat-Band VFB [11], claramente se ve que es la diferencia de las funciones de trabajo que se ha 
indicado: 
 
 (1-38) 
 
 
Figura 1.14. Voltaje de Flat Band (VFB) para restablecer la condición de bandas planas [11]. 
Otro aspecto que se debe tomar en cuenta es la presencia de carga dentro del óxido. Esto ocurre 
durante el proceso de fabricación, ya que diversas cargas pueden quedar atrapadas en el óxido 
que forma la estructura MOS. Esta carga es independiente del voltaje que se aplique a la 
compuerta, pero influye sobre el comportamiento de la estructura [9]. 
 
Los defectos del óxido originan un plano de carga, por lo que se producen estados energéticos 
dentro de la banda prohibida del silicio para mantener la neutralidad de carga. Así, aparece una 
carga imagen en el silicio generando dipolos, lo que ocasiona un campo eléctrico que produce 
discontinuidades. Se debe aplicar un voltaje en la compuerta para compensar esta carga [9]. 
 
M 
EV 
Ei 
Semiconductor 
tipo P 
Metal 
EFM 
EFS 
Nivel de 
Vacío 
EC 
Si 
φF 
SiO2 
VFB 
Metal SiO2 
EV 
Ei 
EF 
EC 
Semiconductor 
tipo P 
18 
 
Los estados no deseados que aparecen, provocan un ligero doblamiento de bandas, formando un 
pequeño empobrecimiento de la interfaz del óxido, si la carga dentro del óxido es positiva. Para 
restablecer la condición de bandas planas se necesita aplicar un voltaje [11] dado por: 
 
 (1-39) 
 
donde NT es la densidad total de carga en el óxido. 
 
Con estos fenómenos tratados, en la estructura MOS real, se puede deducir que el voltaje aplicado 
a la estructura MOS para restablecer la condición de bandas planas estará dado por: 
 
 (1-40) 
 
Como se ha mostrado hasta ahora, la estructura MOS es de gran importancia para el 
funcionamiento del transistor MOS, ya que ésta es la base de su fabricación y de varios 
dispositivos de estado sólido de efecto de campo usados en la electrónica analógica y digital. 
 
1.2. Estructura del Transistor MOS. 
 
Entre los dispositivos más importantes derivados de la estructura MOS se encuentra el transistor 
de efecto de campo conocido como MOSFET (Metal Oxide Semiconductor Field-Effect Transistor). 
Un dispositivo cuyo funcionamiento se basa en el efecto de campo eléctrico superficial [12]. 
 
El MOSFET (Figura 1.15) consiste en un substrato de silicio tipo P dentro del cual hay dos regiones 
difundidas tipo N, llamadas surtidor (Source-S) y drenador (Drain-D). La región entre el surtidor y el 
drenador está bajo la influencia de un contacto de metal, llamado compuerta (Gate-G). Sí se aplica 
un voltaje positivo intenso a la compuerta, la región de la superficie del substrato tipo P puede ser 
invertida, esto inducirá un canal tipo N conectando el surtidor y el drenador. La conductividad de 
este canal puede ser modulada variando el voltaje de compuerta [11]. 
 
Figura 1.15. Esquema básico del transistor MOSFET [12]. 
De acuerdo al tipo de conductividad del canal, hay transistores MOS canal N y canal P. Además, 
existen transistores MOSFETde enriquecimiento o inversión en donde se aplica un voltaje a la 
compuerta para generar el canal que une el surtidor y drenador. También hay transistores 
MOSFET de agotamiento o empobrecimiento, en donde el canal se forma mediante una difusión 
adicional durante el proceso de fabricación. En esta tesis se trabajará con transistores de inversión. 
 
 
Óxido 
Silicio tipo P 
Metal 
N N 
G 
Compuerta D 
Drenador 
S 
Surtidor 
Substrato 
B 
canal n 
L 
tox 
19 
 
1.3. Operación del Transistor MOS. 
 
Como primer paso para observar el funcionamiento del MOSFET, se considerará un voltaje positivo 
intenso aplicado a la compuerta VG para inducir el canal entre el surtidor y el drenador, como se 
muestra en la Figura 1.16. Con un pequeño voltaje positivo en el drenador VD, se polarizará en 
inversa la unión PN que se forma entre la región del drenador y el substrato, por lo que sólo existirá 
corriente a lo largo del canal, el cuál se comportará como una resistencia [11]. Esta resistencia 
estará dada por: 
 
 (1-41) 
 
ρ es la resistividad del canal, L es la longitud del canal, A = Wti es el área transversal del canal 
dada por el producto del ancho del canal W y su espesor ti. 
 
La resistividad está dada por: 
 
 (1-42) 
 
donde µn es la movilidad de los portadores mayoritarios y n es el número de portadores 
mayoritarios por unidad de área en el canal. Sustituyendo la resistividad en la ecuación (1-41): 
 
 (1-43) 
 
donde Qn es la carga total por unidad de área en el canal. Esta carga es controlada por el voltaje de 
compuerta VG, en otras palabras, se puede observar que se tiene una resistencia controlada por el 
voltaje de compuerta VG, que corresponde a la operación básica del MOSFET [9]. 
 
 
Figura 1.16. Esquema básico del MOSFET con VD pequeño; la resistencia del canal es constante [12]. 
 
1.3.1. Región lineal. 
 
Cuando el voltaje de drenador VD es pequeño, la resistencia del canal permanecerá constante, por 
lo que es de esperarse que las características de corriente-voltaje (ID-VD), al variar el voltaje de 
compuerta, sean prácticamente lineales, como se ve en la Figura 1.17. 
VD pequeño 
canal n 
L
 
VG>VT 
VS = VB = 0 
N N 
20 
 
 
Figura 1.17. Características de corriente-voltaje en la región lineal para algunos valores de VG. 
 
1.3.2. Región de saturación. 
 
Con el incremento del voltaje en el drenador VD, el voltaje efectivo para mantener la inversión, junto 
al drenador, comenzará a aumentar. Como resultado, Qn disminuirá y la resistencia del canal 
aumentará. Así, las características de ID-VD (Figura 1.17) comenzarán a doblarse hacia abajo, 
como se muestra en la Figura 1.18 [11]. 
 
A medida que VD sigue aumentando, el voltaje efectivo necesario para mantener la inversión en la 
región cercana al drenador seguirá incrementándose, hasta que eventualmente será mayor que el 
voltaje aplicado a la compuerta. En ese momento, el canal se cerrará en el borde del drenador, 
como se muestra en la Figura 1.19. Esta condición se conoce como oclusión del canal o condición 
de Pinch-Off [12]. El voltaje de drenador necesario para alcanzar esta condición se conoce como 
voltaje de saturación VDsat [11]. 
 
 
Figura 1.18. Características de corriente-voltaje de un MOSFET de canal n [11]. 
 
VG = 1 V 
VG = 2 V 
VG = 3 V 
VG = 4 V 
VG = 5 V 
VG = 6 V 
0 1 2 3 4 5 6 7 8 
VD [V] 
ID [mA] 
Región de Saturación 
Región 
Lineal 
1 
2 
3 
4 
5 
IDsat 
VDsat 
VD [V] 
5 
Región 
Lineal 
VG 
m = 1/Rch 
0 1 2 3 4 5 6 7 8 
1 
2 
3 
4 
ID [mA] 
21 
 
 
Figura 1.19. Esquema básico del MOSFET para VD = VDsat; condición de Pinch-Off [12]. 
Una vez que el voltaje de drenador excede VDsat, el potencial efectivo de la región final del canal 
(junto al drenador) permanecerá constante, independientemente de cualquier incremento en el 
voltaje de drenador VD, entonces se dice que se llegó a la saturación [11]. Sin embargo la longitud 
del canal se reducirá un poco [12], como se ve en la Figura 1.20. 
 
 
Figura 1.20. Esquema básico del MOSFET para VD>VDsat; no se incrementa la corriente de drenador [12]. 
La corriente no cambiará de manera significativa con el incremento del voltaje de drenador, ya que 
depende del voltaje de compuerta y éste potencial permanece constante. Así, para voltajes de 
drenador mayores que VDsat la corriente no cambiará substancialmente y permanecerá en un valor 
IDsat [11]. 
 
Así, podemos distinguir dos regiones de operación del MOSFET. A voltajes pequeños de drenador, 
las características de corriente-voltaje son cuasi-lineales (región lineal). Mientras que a valores 
grandes la corriente se satura con el incremento de VD (región de saturación) [11]. 
 
1.3.3. Modelo básico de corriente. 
 
El canal del MOSFET es el que tiene mayor importancia para un análisis profundo, ya que sus 
características definen las propiedades de operación del MOSFET. Es por esto que se analizará 
con detalle la conductividad en el canal. 
 
Se considerará un MOSFET trabajando en la región lineal [11], como se muestra en la Figura 1.21. 
N N 
VD > VDsat VS = VB = 0 
L’ 
VG>VT 
N N 
VD = VDsat VS = VB = 0 
VG>VT 
22 
 
 
Figura 1.21. Sección elemental de canal de un MOSFET que contiene carga Qn(y) [11]. 
 
En esta Figura se muestra el sistema de coordenadas a utilizar. Se considerará que los parámetros 
solo varían perpendicularmente a la superficie. Además, se tomará en cuenta la aproximación de 
canal gradual, en donde la variación del campo eléctrico a lo largo del canal (eje y) es mucho 
menor que la magnitud del campo normal al canal (eje x) [12], es decir: 
 
 y que (1-44) 
 
Con esto se considerará que los fenómenos se deben principalmente al campo Ex. La variación de 
potencial a lo largo del canal será V(y) [12]. Entonces la densidad de corriente en el canal, 
considerando que es homogéneo y la sección transversal es constante, será: 
 
 (1-45) 
 
La corriente [10] en el canal está dada por: 
 
 (1-46) 
 
Se deben considerar todos los elementos infinitesimales de corriente a lo largo del eje x para 
obtener la corriente total en el canal [12], por lo tanto: 
 
 (1-47) 
 
Integrando a lo largo de x, es decir desde x=0 hasta x=ti: 
 
 (1-48) 
 
La corriente total a lo largo del canal se define por la variación en el eje y [12]: 
 
 
 
 
 
N N 
VD 
P 
L
 
VG 
VS = VB = 0 
dy 
Qn(y) QB(y) 
y 
ID 
x 
23 
 
Integrando: 
 
 (1-49) 
 
Sustituyendo el valor de la conductividad se obtiene una ecuación general para la corriente: 
 
 (1-50) 
 
Para resolver esta ecuación se considerará que la movilidad no cambia con los potenciales 
aplicados al dispositivo [9], por lo que: 
 
 (1-51) 
 
La carga en la región del canal [9] es: 
 
 (1-52) 
 
Sustituyendo Qn en la ecuación (1-51): 
 
 (1-53) 
 
Ahora se debe conocer la carga Qn en el canal, que como se ha mencionado anteriormente 
depende del voltaje de compuerta VG. Para esto se puede tomar en cuenta la ecuación vista en la 
estructura MOS (1-31): 
 
 
 
donde Qs es la carga en el semiconductor, Cox es la capacitancia asociada al óxido y Vs=φ es el 
potencial en el substrato tipo P: 
 
 (1-54) 
 
Despejando Qs: 
 (1-55) 
 
La carga presente en el substrato Qs es carga debida a la región de inversión y a la RCE, así: 
 
 
 
 (1-56) 
 
QB es la carga por unidad de área debida a los iones de impurezas de la RCE: 
 
 (1-57) 
 
 (1-58) 
 
24 
 
Entonces Qn queda definida por: 
 
 
 
 (1-59) 
 
Nombrando γ como el factor de cuerpo [9]: 
 
 (1-60) 
 
Sustituyendo γ en la ecuación (1-59): 
 
 (1-61) 
 
Para lograr inversión en cualquier punto de la superficie del substrato [9]: 
 
 (1-62) 
 
Sustituyendo esta ultima ecuación en (1-61):(1-63) 
 
Ahora ya se tiene la carga del canal Qn y se puede sustituir en la ecuación (1-53): 
 
 
 
Integrando: 
 
 (1-64) 
 
Esta ecuación de corriente es válida sólo en la región lineal del MOSFET, es decir, mientras el 
canal se encuentra en conducción [12]. 
 
Voltaje de umbral 
Como anteriormente se vio en la estructura MOS, para llegar a una inversión fuerte, es necesario 
aplicar un voltaje mayor o igual al voltaje de umbral VT, en el caso del MOSFET, este voltaje 
inducirá el canal que conecta al surtidor y el drenador. Así, en el MOSFET, este valor queda 
definido por el voltaje necesario para comenzar la formación del canal junto al surtidor, donde se 
puede tomar el potencial en ese punto como referencia, es decir, para y=0, V(0)=0 [12]. Esta 
condición es cuando la carga se hace cero, entonces de la ecuación (1-63): 
 
 
 
 
 
Así, el voltaje de umbral en el MOSFET queda definido como: 
25 
 
 (1-65) 
 
Voltaje de saturación 
Para conocer el punto a partir del cuál comienza la saturación del transistor MOS (VDsat), es 
necesario hacer algunas consideraciones. 
 
Con el incremento del voltaje de drenador, la región del canal cercana al drenador va 
desapareciendo (Figura 1.19). Cuando esto ocurre se puede considerar que la carga en ese punto 
es nula [12], es decir: 
 
 
 
Así: 
 
 
 
 
Entonces, el voltaje VDsat para y=L, es: 
 
 (1-66) 
 
1.3.4. Modelo de primera aproximación. 
 
Las expresiones presentadas en este Capítulo, para el MOSFET, son muy complejas para su 
aplicación, es por esto que se utilizarán algunas expresiones aproximadas para una evaluación 
más rápida. Estas expresiones son llamadas de primera aproximación. Surgen de considerar que 
la carga en la RCE QB es constante e igual a su valor en la superficie junto al surtidor cuando se 
forma el canal [12]. Las expresiones se presentan a continuación: 
 
 (1-67) 
 
 (1-68) 
 
 (1-69) 
 
La conductancia en la región lineal será: 
 
 (1-70) 
 
y la transconductancia: 
 
 (1-71) 
 
La transconductancia en la región de saturación será: 
 
 (1-72) 
 
26 
 
La movilidad µeff, utilizada en estas formulas de primera aproximación, caracteriza la variación de la 
movilidad con los potenciales aplicados [12]. Así, la movilidad queda expresada como: 
 
 (1-73) 
donde: 
 
 (1-74) 
 
µ0 es la movilidad superficial máxima, el parámetro θ incluye todos los factores que afectan la 
disminución de la movilidad con el campo transversal. Para considerar los efectos del campo 
longitudinal, se incluye la velocidad de saturación de los portadores vmax. Las consideraciones 
anteriores, son importantes al trabajar con canales muy cortos y campos intensos [12]. 
 
1.4. Efectos de Canal Corto (Short Channel Effects - SCE). 
 
La reducción de las dimensiones del MOSFET ha sido fundamental a fin de hacerlos competitivos 
para aplicaciones analógicas de muy alta frecuencia. Sin embargo, con el escalado de los 
transistores MOS, comienzan a presentarse efectos indeseados en la operación del MOSFET, 
conocidos como efectos de canal corto. A medida que se reduce la longitud del canal, las regiones 
de carga espacial de las uniones del surtidor y drenador se acercarán, de forma que comenzarán a 
interferir con la región del canal quitándole el control de los fenómenos electrostáticos a la 
compuerta [9]. Son varias las consecuencias de los SCE, las más importantes son: Incremento de 
la corriente en régimen de saturación, incremento de la pendiente sub-umbral (S) e incremento de 
la corriente de fuga en condición de corte. 
 
En régimen de saturación, un pequeño incremento del voltaje de drenador, producirá una pequeña 
reducción de la longitud del canal, es decir, la condición de Pinch-Off se desplazará hacia el interior 
del canal, tal como se mostró en la Figura 1.20. Para dispositivos de canal muy pequeño, este 
efecto se vuelve muy importante, de modo que la corriente de drenado se ve incrementada, 
apareciendo una pendiente en la zona de saturación [9]. 
 
Otro efecto producido por los SCE, se da en la región sub-umbral, la cual se tiene cuando el voltaje 
aplicado a la compuerta es menor que VT. Bajo esta condición, la estructura MOS se encuentra en 
inversión débil y la corriente no depende del voltaje de drenador VD, depende del voltaje de 
compuerta VG [9], como se muestra en la Figura 1.22. 
 
 
Figura 1.22. Región de la corriente sub-umbral. 
 
 
ln(ID) 
VT VG 
27 
 
Esta corriente se suele evaluar por un parámetro conocido como pendiente sub-umbral, que se 
refiere al voltaje necesario para que la corriente varíe una década [9], es decir: 
 
 (1-75) 
 
Sus unidades son [mV/Dec] y de manera ideal presenta un valor de 60 mV/Dec. Como resultado 
de los SCE, la pendiente de la grafica de la Figura 1.22 disminuye por lo que la corriente de fuga 
se incrementa [9]. 
 
Finalmente, los SCE provocan una reducción del VT, lo cual produce incrementos de la corriente de 
fuga del dispositivo bajo condición de corte. 
 
Los conceptos presentados en este Capítulo dan una base para entender el funcionamiento y 
operación del MOSFET y así poder modelar su comportamiento y utilizarlo en diversas 
aplicaciones, ya que es uno de los elementos más utilizados en la electrónica analógica y digital, y 
por lo tanto en las muchas áreas de telecomunicaciones, debido a que prácticamente todos los 
circuitos integrados de uso comercial se basan en el MOSFET. 
 
El estudio del MOSFET siempre ha tomado gran importancia. Desde su aparición, se ha 
desarrollado de una manera acelerada, donde cada vez se buscan mejorar sus parámetros 
tecnológicos a fin de incrementar su frecuencia de operación, lo cual ha permitido el desarrollo de 
aplicaciones analógicas a frecuencias cada vez mayores, de modo que actualmente se prevé su 
uso para aplicaciones de microondas y posiblemente ondas milimétricas. Por esto se vuelve 
fundamental su estudio de cara a las tecnologías actuales en sistemas de telecomunicaciones. 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
28 
 
2. MODELO EQUIVALENTE DE 
PEQUEÑA-SEÑAL. 
El modelado y caracterización de los transistores MOS en altas frecuencias es de gran importancia 
para los sistemas analógicos, esto se realiza por medio de los parámetros de dispersión, conocidos 
como parámetros “S”. 
 
En general, hay dos tipos de modelos: modelos polinomiales y modelos físicos basados en 
pequeña señal [13]: 
 
Modelos Polinomiales: Estos modelos describen el comportamiento del MOSFET como 
cajas negras y frecuentemente requieren rutinas de optimización matemática. Es 
relativamente fácil obtener los parámetros del modelo, pero no da información sobre la 
naturaleza física del transistor [13]. 
 
Modelos físicos de pequeña señal: Estos modelos describen el comportamiento del 
MOSFET como un circuito eléctrico equivalente de parámetros concentrados. Los 
elementos que conforman el modelo tienen un origen basado en los fenómenos físicos que 
ocurren en el interior del dispositivo, sin embargo, no son fáciles de obtener. El 
conocimiento del circuito equivalente de pequeña señal es muy importante porque es útil 
para determinar metodologías de diseño de circuitos, así como la influencia de cada 
parámetro en el comportamiento dinámico del transistor [13]. 
 
2.1. Efecto Útil. 
 
El efecto útil de un transistor MOSFET es la modulación de corriente (Ids) que fluye a través del 
canal, de la terminal del surtidor (S) a la terminal del drenador (D), mediante un voltaje de control 
(Vgs) aplicado a la terminal de la compuerta (G). Eléctricamente este comportamiento puede ser 
representado por una fuente de corriente conectada entre las terminales S y D, mientras el voltaje 
de control es aplicado entre las terminales G y S. La corriente del surtidor queda definida por la 
transconductancia intrínseca (gmi) [13]. La Figura 2.1 representa el circuito equivalente del 
MOSFET considerando solamente el efecto útil. La transconductancia intrínseca[13] puede ser 
expresada matemáticamente como: 
 
 (2-1) 
 
 
Figura 2.1. Circuito equivalente del efecto útil de un MOSFET [13]. 
 
 
 
G 
Vgs 
ids 
gmi 
S S 
D 
29 
 
2.2. Parámetros Intrínsecos. 
 
Para comprender los parámetros intrínsecos que conforman el circuito equivalente de pequeña 
señal es necesario analizar el modelo cuasi-estático del MOSFET que se presenta a continuación. 
 
Modelo cuasi-estático. 
El modelo cuasi-estático se define cuando una pequeña señal aplicada varía con la suficiente 
lentitud de forma que los portadores dentro del transistor pueden seguirla instantáneamente. Por 
otra parte, en el MOSFET, hay algunas influencias entre las terminales, de tal manera que un 
pequeño incremento en el voltaje aplicado en una terminal producirá una variación de la carga 
asociada a las demás terminales. La Figura 2.2 muestra el esquema simplificado del MOSFET 
cuando se polariza en CD (Corriente Directa) y una pequeña señal es agregada a la terminal de la 
compuerta con un valor δVg. Este incremento en el voltaje produce un aumento en la carga del 
canal representado por δQ. Este incremento de carga se asocia a las terminales del surtidor y 
drenador denotadas como δQs y δQd, respectivamente [13]. 
 
Figura 2.2. Esquema simplificado del MOSFET que muestra el efecto producido en el canal por un pequeño 
incremento en el voltaje aplicado en la terminal de la compuerta [13]. 
 
Los efectos anteriores, pueden ser incluidos en el modelo equivalente de pequeña-señal como 
capacitancias intrínsecas debido al incremento de carga relacionado con un cambio de voltaje 
C≡dQ/dV [13]. Las capacitancias entre el surtidor, drenador y la compuerta [13] se definen por: 
 
 (2-2) 
 
 
 
 
 
De las capacitancias intrínsecas anteriores, las que tienen mayor efecto en el modelado del circuito 
equivalente son: Cgdi,Cgsi y Csdi. 
 
30 
 
Es interesante notar que en general las capacitancias no son recíprocas. Por ejemplo, si se tiene 
en cuenta un MOSFET en saturación, un incremento en el voltaje de drenador no produce ningún 
cambio en la terminal de la compuerta, debido a la condición de Pinch-Off [14] y, por lo tanto Cgdi = 
0. Por otro lado, un pequeño cambio en el voltaje de la compuerta producirá una variación en la 
densidad de carga del canal y un cambio en la corriente del drenador que conducirá a un cambio 
en la carga del drenador y por lo tanto Cdgi ≠ 0. Así, bajo esta condición tenemos Cgdi ≠ Cdgi. Este 
efecto no recíproco se puede modelar mediante la adición de una parte imaginaria a la 
transconductancia intrínseca llamada transcapacitancia intrinseca (Cmi) [13]. Así, la transmitancia 
intrínseca (Ymi) [13] se define como: 
 
 (2-3) 
 
Por lo general, la transcapacitancia intrínseca puede despreciarse para frecuencias relativamente 
bajas, sin embargo, para frecuencias muy altas debe considerarse con el fin de describir con 
precisión el comportamiento del MOSFET. 
 
Por otro lado, el transistor actúa como una fuente de corriente real y por lo tanto, tiene asociada 
una conductancia intrínseca de salida [13], definida por: 
 
 (2-4) 
 
Finalmente, el circuito equivalente de pequeña señal se presenta en la Figura 2.3, con todos los 
parámetros dependientes de las ecuaciones (2.1-2.4) indicadas claramente: 
 
 
Figura 2.3. Circuito equivalente del modelo cuasi-estático de un MOSFET [13]. 
 
Este circuito equivalente puede ser representado por la matriz de admitancia intrínseca (Yπi) [13] 
definida por: 
 
 (2-5) 
 
2.3. Parámetros Extrínsecos. 
 
Modelo extrínseco. 
En la sección anterior se estableció el modelo del circuito equivalente bajo el régimen cuasi-
estático. El modelo toma en cuenta sólo la parte intrínseca del transistor por lo que presenta una 
fuerte dependencia con la polarización aplicada y con la geometría del transistor. Sin embargo, la 
estructura del MOSFET está rodeada por algunos efectos parásitos procedentes principalmente de 
los contactos e interconexiones, los cuales deben ser considerados con el fin de describir 
adecuadamente su comportamiento general. Estos elementos extrínsecos parásitos son en general 
independientes del voltaje de polarización. 
 
 
 
G 
gmi 
S S 
D 
Csdi 
gdi Cgsi 
Cgdi 
31 
 
Capacitancias extrínsecas. 
Varias capacitancias extrínsecas están asociadas a la estructura física del transistor, como se 
muestra en la Figura 2.4. Estas capacitancias extrínsecas están asociadas a las terminales de la 
compuerta, el drenador y el surtidor. Las capacitancias compuerta-drenador (Cgde) y compuerta-
surtidor (Cgse) se producen de la combinación paralela de: (i) el traslape de regiones debido a la 
difusión de átomos dopados debajo de la capa de óxido de la compuerta tanto en el surtidor como 
en el drenador (ii) efectos de borde de campo eléctrico desde el electrodo de la compuerta a las 
regiones del surtidor y drenador. La capacitancia drenador-surtidor (Cdse) corresponde a una 
capacitancia de proximidad debido a efectos de acoplamiento a través del substrato [13]. 
 
Figura 2.4. Capacitancias extrínsecas asociadas a la estructura física del transistor MOS [13]. 
 
El circuito equivalente de pequeña señal se muestra en la Figura 2.5, con las capacitancias 
extrínsecas agregadas: 
 
Figura 2.5. Modelo intrínseco cuasi-estático que incluye las capacitancias extrínsecas [13]. 
 
La matriz de admitancias (Yπ) del circuito equivalente de pequeña señal [13] presentado en la 
Figura 2-5 se define como: 
 
 (2-6) 
 
 
 
G 
gmi 
S S 
D 
Csdi 
gdi 
Cgsi Cgdi 
Cgse 
Cgde 
Cdse 
32 
 
donde 
 
 
Resistencias extrínsecas. 
Las regiones de semiconductor dopadas del surtidor y drenador están caracterizadas por cierta 
resistividad que, debido a su geometría, producen una resistencia en serie con el transistor 
intrínseco. Además, el transistor debe estar conectado al exterior mediante líneas de metal. Esas 
líneas de interconexión también introducen algunas resistencias en serie con el canal intrínseco del 
transistor. Por último, el contacto entre las líneas de metal y las regiones del semiconductor dopado 
se caracteriza por una resistencia de contacto que también contribuye a la resistencia parasita total 
[13]. 
 
La Figura 2.6 representa una vista superior de un transistor FinFET con las resistencias 
extrínsecas distribuidas. 
 
Figura 2.6. Resistencias extrínsecas en serie distribuidas en la estructura física del transistor [13]. 
 
La Figura 2.7 presenta el circuito equivalente de pequeña señal del MOSFET incluyendo tanto los 
elementos intrínsecos, como los extrínsecos. 
 
Figura 2.7. Circuito equivalente de pequeña señal de un MOSFET que incluye todos los elementos intrínsecos y 
extrínsecos concentrados [13]. 
 
La matriz de impedancia (Z) de todo el circuito presentado en la Figura 2.7 [13] puede ser 
representada matemáticamente por: 
G 
gmi 
S 
D 
Csdi 
gdi 
Cgsi Cgdi 
Cgse 
Cgde 
Cdse 
Rde 
Rse 
Rge Circuito Intrínseco 
33 
 
 
 (2-7) 
 
donde 
 
 
Parámetros de acceso. 
Con el fin de caracterizar el MOSFET en una banda de frecuencias amplia, debe ser integrado en 
líneas de transmisión planares, la más común es la guía de onda coplanar (CPW) presentada en la 
Figura 2.8. Por su puesto, estas líneas introducen algunos elementos paracitos adicionales, en 
serie y en paralelo, tanto a la entrada como a la salida del transistor bajo prueba [13]. 
 
Figura 2.8. Estructura de una guía de onda coplanar [13]. 
 
Varios procedimientos llamados de “de-embedding” (des-incrustación), se han propuesto en la 
literatura [15] para retirar los elementos parásitos relacionados a la estructura CPW. Sin embargo, 
el esquema real de “de-embedding” no es perfecto y por lo tanto algunos de los parámetros de 
acceso permanecen en la entrada y salida del dispositivo [13]. 
 
Por esta razón, los elementos parásitos de acceso (Zga, Zda, Yga, Yda, Ygda) deben estar incluidos en 
el modelo de circuito equivalentetal como se presenta en la Figura 2.9. 
 
Figura 2.9. Circuito equivalente de pequeña señal completo de un MOSFET incrustado en una estructura CPW [13]. 
 
G 
gmi 
S 
D 
Csdi 
gdi 
Cgsi Cgdi 
Cgse 
Cgde 
Cdse 
Rde 
Rse 
Rge Circuito Intrínseco Zda Zga 
Zgda 
Yda Yga 
34 
 
La representación matemática del circuito equivalente de pequeña señal completo presentado en 
la Figura 2.9, necesita dos consideraciones, primero es necesario añadir las impedancias de 
acceso a la matriz ZΣ y posteriormente agregar las admitancias de acceso [13]. Así tenemos: 
 
 (2-8) 
 
donde 
 
 
Y finalmente: 
 
 (2-9) 
 
donde 
 
 
Por lo tanto, la matriz Yμ representa los parámetros de admitancia de todo el circuito equivalente 
del transistor MOS. En la actualidad, las infraestructuras tecnológicas son lo suficientemente 
robustas de modo que las estructuras de control utilizadas para los procedimientos de “de-
embedding” pueden, adecuadamente, quitar los elementos parásitos de acceso. Así, para 
transistores avanzados bien optimizados y estructuras de de-embedding (en circuito abierto, en 
circuito corto, con líneas, con carga), los elementos de acceso pueden ser removidos 
adecuadamente de las mediciones de los dispositivos bajo prueba [13]. 
 
2.4. Procedimiento de Extracción de Pequeña-Señal. 
 
Como se menciono anteriormente, la tecnología actual es capaz de producir estructuras de prueba 
para “des-incrustar” adecuadamente los parámetros de acceso. Por lo tanto, se puede considerar 
al circuito equivalente del MOSFET, tal como se presentó en la Figura 2.7. Partiendo de éste, el 
procedimiento de extracción de los parámetros, se realiza de la siguiente forma: 
 
 En primer lugar, se deben extraer las resistencias serie extrínsecas y construir la matriz Ze; 
 En segundo lugar, extraer la matriz Yπ de ZΣ; 
 En tercer lugar, extraer las capacitancias extrínsecas y formar la matriz Ye; 
 Por último, extraer la matriz Yπi de la matriz Yπ y determinar los parámetros intrínsecos. 
 
En general, la filosofía de los métodos de extracción de RF consiste en polarizar al MOSFET bajo 
condiciones específicas, a fin de reducir la complejidad del circuito equivalente y así obtener la 
extracción directa de los elementos del circuito equivalente [13]. 
 
Extracción de resistencias serie extrínsecas. 
Hay varios métodos para extraer las resistencias serie extrínsecas. En general, pueden ser 
divididos en dos grupos: (i) métodos que dependen de medidas de DC, y (ii) métodos que 
requieren medidas de RF [13]. 
 
Los métodos de RF permiten determinar por separado las tres resistencias serie Rse, Rde y Rge. Los 
métodos en RF más usados para extraer las resistencias serie extrínsecas han sido propuestos en 
la literatura por Lovelace [16], Torres-Torres [17], Raskin [18] y Bracale [19]. 
 
Es importante mencionar que algunos de los métodos de RF requieren la extracción de parámetros 
intermedios antes de realizar la extracción de resistencias serie [20] y otros métodos requieren 
rutinas complejas de optimización matemática [21]. Tales características los hacen más sensibles 
35 
 
al ruido y difícil de aplicarse. A continuación se describe brevemente el método de Bracale y el 
método de Tinoco que se usaron en esta tesis. 
 
Método de Bracale. 
Para este método el MOSFET es polarizado en inversión y en régimen cuasi-estático, es decir, con 
Vgs > VT y Vds = 0 V. En esta condición la transconductancia intrínseca (gmi) se vuelve despreciable. 
Además, ya que Vds=0 V el dispositivo se vuelve simétrico, esto implica que Cgs=Cgd=C. Así, el 
circuito equivalente se simplifica como el que se muestra en la Figura 2.10. 
 
Fig 2.10. Circuito equivalente de pequeña señal en inversión: Vgs > VT y Vds = 0 V [13]. 
 
Considerando que C+2CCds<<2gdi/ω y movilidad constante [19] para cada Vgs aplicado, las partes 
reales de los parámetros Z quedan relacionadas con los elementos del circuito equivalente de la 
siguiente manera: 
 
 
 
 (2-10) 
 
donde K=µ(W/L)Cox, µ y Cox son la movilidad de los portadores y la capacitancia por unidad de área 
del óxido, respectivamente, W y L, son el ancho y la longitud del canal del transistor MOS 
respectivamente. 
 
Como puede observarse, la parte real de las impedancias tienen una dependencia lineal respecto 
al término 1/(Vgs - VT), donde la intersección con el eje de la impedancia define la correspondiente 
resistencia serie. 
 
Método de Tinoco. 
Recientemente, se ha demostrado que los métodos de Lovelace, Torres-Torres y Raskin son muy 
sensibles al ruido de las mediciones de los parámetros S, por esta razón una pequeña señal de 
ruido mezclada con los parámetros de dispersión perturbará el proceso de extracción lo suficiente 
como para reducir la precisión en la extracción de los parámetros concentrados [22]. Por otro lado, 
el método de Bracale es más robusto en términos de ruido, sin embargo, no puede extraer con 
precisión los valores de las resistencias. Por lo tanto, se ha establecido un nuevo procedimiento de 
extracción de las resistencias serie extrínsecas basado en el método de Bracale [23], pero 
teniendo en cuenta que la movilidad de los portadores varía con Vgs y que el transistor no es 
G 
S 
D 
Cds 
gdi C 
C 
Rde 
Rse 
Rge Circuito Intrínseco 
36 
 
perfectamente simétrico. Bajo estas nuevas suposiciones, las partes reales de los parámetros Z se 
expresan como: 
 
 
 
 (2-11) 
 
 
 
donde α=Cgs/Cgd es definido como el coeficiente de simetría y θ es el coeficiente de degradación de 
la movilidad con Vgs [23]. 
 
El factor de la degradación de la movilidad θ puede ser determinado midiendo un arreglo de 
transistores de diferentes longitudes de canal (L-array) seguido por dos pasos que se mencionan a 
continuación [23]: 
 
i. Una regresión lineal de dVds/dIds vs. 1/(Vgs - VT) para cada dispositivo a fin de determinar la 
ordenada al origen (β) y la pendiente (m); 
ii. Después, una regresión lineal de la función β vs. m para las diferentes longitudes de canal 
del L-array se traza para determinar θ, como se detalla en [23]. 
 
Además, el parámetro puede obtenerse como: 
 
 (2-12) 
 
Por lo tanto, las resistencias serie pueden obtenerse con mayor precisión, mediante el método de 
Bracale, pero aplicando las correcciones relacionadas con el cambio de la movilidad de los 
portadores al aplicar el voltaje en la compuerta (θ) y la asimetría del dispositivo bajo prueba ( ) 
[23]. 
 
Extracción de las capacitancias extrínsecas. 
Una vez que se hayan extraído las resistencias serie extrínsecas, se debe construir la matriz Ze y 
restarla de la matriz ZΣ, vista en la ecuación (2-7), para obtener Yπ. Entonces, las capacitancias 
extrínsecas pueden ser obtenidas usando el MOSFET en empobrecimiento con Vds=Vgs=0. En esta 
condición, el circuito equivalente se muestra en la Figura 2.11. 
 
Figura 2.11. Circuito equivalente polarizado en empobrecimiento después de extraer las resistencias serie 
extrínsecas [13]. 
 
G 
S 
D 
Cdse 
Cgse 
Circuito Intrínseco 
Cgde 
37 
 
Para el circuito equivalente anterior, las capacitancias extrínsecas pueden ser obtenidas de la parte 
imaginaria de los parámetros de admitancia [13], dadas por: 
 
 
 
 (2-13) 
 
 
 
Extracción de parámetros intrínsecos. 
Después de extraer las capacitancias extrínsecas, la matriz intrínseca (Yπi) puede ser determinada 
de la ecuación (2-6). De esta matriz, se pueden obtener los parámetros intrínsecos mediante las 
siguientes expresiones [13]: 
 
 
 
 
 
 (2-14) 
 
 
 
 
 
La extracción de los parámetros y el modelo equivalente de pequeña señal, expuestos 
anteriormente, permitirán conocer el desempeño del transistor MOSFET para alguna aplicación en 
RF, de ahí su importancia para aplicaciones en sistemas electrónicos para telecomunicaciones. 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
38 
 
3. CARACTERIZACIÓN DE FinFETs. 
Una de las alterativas más prometedoras para reducir los efectosde canal corto son las estructuras 
de múltiples compuertas, y entre ellas está el FinFET de tres compuertas con el que se trabajó en 
esta tesis. Por esta razón se describirán a continuación las características más importantes del 
FinFET. 
 
El transistor FinFET de tres compuertas consiste básicamente en la estructura que se muestra en 
la Figura 3.1. Estos dispositivos se construyen sobre un substrato SOI (Silicon-On-Insulator) [1], 
como puede verse en la Figura 3.1 la compuerta se coloca a los tres lados del canal, 
envolviéndolo, de modo que se producen tres compuertas activas alrededor del canal. Estos 
dispositivos reciben el nombre genérico "FinFETs" porque la capa de silicio activa entre el drenador 
y el surtidor tiene forma de “fin” proveniente de finger, del inglés dedo [24], como se ve en la Figura 
3.2. 
 
Figura 3.1. Estructura básica del FinFET. 
 
 
Figura 3.2. Sección transversal del fin. 
 
Un substrato SOI consiste de una película muy fina de silicio cristalino del orden de 50 a 100 nm 
(dependiendo del tipo de tecnología), la cual es depositada sobre una capa relativamente gruesa 
de óxido de silicio, normalmente conocido como óxido enterrado o BOX (Buried Oxide). Finalmente 
el óxido se coloca sobre el substrato de silicio. Los substratos de silicio tienen varios cientos de 
micras de espesor, por lo que producen efectos parásitos que degradan de manera importante el 
desempeño de los transistores. El uso de substratos SOI permite aislar eléctricamente al substrato, 
reduciendo significativamente los efectos parásitos y por tanto mejorando el desempeño de los 
transistores. 
 
Si 
Compuerta Óxido 
z 
x 
Wfin 
Hfin 
L 
Surtidor 
Compuerta 
Drenador 
Wfin 
Óxido 
fin 
z 
x 
y 
SOI 
39 
 
El FinFET mostrado en la Figura 3.1 consiste de un transistor de un solo fin, no obstante existen 
estructuras cuyo número de fin’s es superior, tal y como se puede observar en la Figura 3.3. 
 
Figura 3.3. Sección transversal de un FinFET con múltiples fin’s. 
 
Los transistores para aplicaciones de RF requieren, entre otras cosas, optimizar sus frecuencias 
máximas de operación, para ello se requiere de dispositivos con longitudes de canal muy 
pequeñas y anchos muy grandes. Desde el punto de vista tecnológico es difícil realizar un 
dispositivo con estas características, además de que implica una pérdida importante de área de 
silicio. Por estos motivos, se desarrollaron las configuraciones multifingers (multidedos). Con esta 
configuración, se ponen varias compuertas idénticas en paralelo (llamadas dedos o fingers) y se 
interconectan de modo que se comportan como pequeños transistores en paralelo. De esta forma, 
el ancho total del dispositivo es la suma de los anchos de todos los fingers. 
 
Adicionalmente se observó que esta estructura permitía reducir las resistencias parásitas, por lo 
que se comenzó un proceso de optimización, buscando maximizar las frecuencias de operación de 
los transistores y minimizando las resistencias parásitas. En el caso de los FinFETs, se aprovecha 
esta experiencia a fin de fabricar transistores con múltiples fin’s en paralelo, buscando optimizar su 
desempeño. 
 
La caracterización de los FinFETs, en este trabajo, se realizó mediante mediciones experimentales 
de dispositivos canal n, todos los dispositivos fueron fabricados en un substrato SOI con una capa 
de óxido enterrado de 145 nm. Los transistores se fabricaron bajo la configuración multi-finger, 
consistente de 50 fingers, donde cada finger tiene 6 fin’s en paralelo y la altura del fin es de 60 nm. 
Finalmente la estructura MOS consiste de una capa de oxinitruro de silicio (SiON) con espesor 
equivalente de 2 nm [1] sobre la cual se deposito una capa de 5 nm de nitruro de titanio (TiN) y 
sobre esta última una capa de 100 nm de silicio policristalino. Se utilizaron dos arreglos de 
dispositivos: 
 
 L-array: Consiste de un juego de transistores con el mismo ancho de fin de 27 nm y 
diferentes longitudes de canal cuyos valores son: 60, 80, 110, 140 280 y 920 nm. 
 W-array: Consiste de un juego de transistores con la misma longitud de canal de 60 nm y 
diferentes anchos de fin cuyos valores son: 20, 90 y 400 nm 
 
Con estas mediciones se observó la variación de los parámetros del circuito equivalente de 
pequeña señal en función de la geometría del transistor, a fin de tener en cuenta el desempeño del 
transistor al diseñar un circuito. 
 
3.1. Caracterización en Corriente Directa. 
 
Las caracterizaciones de CD, se realizaron a través de mediciones corriente-voltaje (I-V), bajo 
diferentes condiciones de operación, a fin de obtener los parámetros de CD, deseados. 
 
Básicamente se utilizaron tres condiciones de polarización: 
 
Compuerta 
fin fin fin 
Óxido 
40 
 
1. Característica transferencial en régimen lineal: Consiste en una medición de corriente de 
drenador-surtidor vs. Voltaje compuerta-surtidor (IDS vs VGS) para un voltaje drenador-
surtidor (VDS) constante de 20 mV. 
2. Característica transferencial en régimen de saturación: Consiste en una medición de 
corriente de drenador-surtidor vs. Voltaje compuerta-surtidor (IDS vs VGS) para un voltaje 
drenador-surtidor (VDS) constante de 1.1 V. 
3. Característica de salida: Consiste en una medición de corriente de drenador-surtidor vs. 
Voltaje drenador-surtidor (IDS vs VDS) para varios valores de voltaje compuerta-surtidor 
(VGS), los valores de VGS utilizados fueron de 0.8 a 1.3 V con intervalos de 0.1 V. 
 
Los principales parámetros que se analizaron fueron: Voltaje de umbral (VT), transconductancia 
(Gm) y conductancia de salida (Gd). 
 
3.1.1. Característica transferencial en régimen lineal. 
 
Las Figuras 3.4 y 3.5 muestran la característica transferencial en régimen lineal para los 
transistores con diferentes longitudes de canal y anchos de fin, respectivamente. 
 
 
Figura 3.4. IDS-VGS para las diferentes longitudes de canal. 
 
 
Figura 3.5. IDS-VGS para los diferentes anchos de fin. 
 
 
41 
 
Como puede verse claramente, a medida que disminuye la longitud del canal, aumenta la corriente 
del drenador, por otro lado, a medida que se incrementa el ancho del fin, se incrementa la corriente 
del drenador. 
 
Mediante esta característica, es posible determinar el voltaje de umbral, mediante las fórmulas: 
 
 (3-1) 
 
 (3-2) 
 
Se utilizó el método descrito en la ecuación (3-2) a partir de las graficas presentadas 
anteriormente. A continuación se muestran los valores obtenidos: 
 
Parámetro VT [V] 
 
 
L [nm] 
60 0.45737 
80 0.46096 
110 0.46059 
140 0.46333 
280 0.46403 
920 0.45962 
 
Wfin [nm] 
20 0.43761 
90 0.42415 
400 0.46382 
 
Las graficas de VT en función de L y W, se muestran en las Figuras 3.6 y 3.7 respectivamente. 
 
 
Figura 3.6. Voltaje de umbral en función de la longitud del canal. 
 
En la Figura 3.6 se puede observar que el voltaje de umbral prácticamente se mantiene en un valor 
constante. Como se puede deducir de la ecuación (1-65) vista en el Capitulo 1, se tiene: 
 
 (3-3) 
 
Lo cual confirma que VT es independiente de la longitud de canal. Además se observa que los 
efectos de canal corto no producen efectos significativos en el voltaje de umbral, verificando que 
estos FinFETs son afectados en menor medida por los SCE. 
42 
 
 
Figura 3.7. Voltaje de umbral en función del ancho del fin. 
 
Por otro lado, en la Figura 3.7, se observa que el VT se ve ligeramente afectado a medida que se 
reduce el ancho del fin, esto se debe a que al hacer al dispositivo con fin’s muy angostos, 
comienza a observarse cierta degradación de sus características, esta degradación consiste en 
cierta pérdida de control por parte de la compuerta de la densidad de carga en el canal, lo que 
implica una reducción del VT. 
 
En el Capitulo 1, se analizó el parámetro pendiente sub-umbral S como una medida para observar 
el efecto de los SCE de los transistores. En la siguiente tabla se muestran los valores de S 
obtenidos para los FinFETs de diferentelongitud de canal: 
 
L [nm] S [mV/Dec] 
60 98.48 
80 68.64 
110 66.19 
140 65.41 
280 65.01 
920 64.43 
 
En la Figura 3.8 se muestra la grafica de S para los transistores con diferente longitud de canal. 
 
 
Figura 3.8. Grafica de S en función de la longitud del canal. 
43 
 
Este parámetro nos dice que los transistores de canal muy corto son afectados por los SCE. De 
esta forma, el transistor de 60 nm presenta una pendiente sub-umbral de 98.48 [mV/Dec] que se 
aleja del que presentan los demás con un valor alrededor de 68 [mV/Dec]. 
 
3.1.2. Característica transferencial en régimen de saturación. 
 
Las Figuras 3.9 y 3.10 muestran la característica transferencial en régimen de saturación para los 
transistores con diferentes longitudes de canal y anchos de fin, respectivamente. 
 
 
Figura 3.9. IDS-VGS para las diferentes longitudes de canal. 
 
 
Figura 3.10. IDS-VGS para los diferentes anchos de fin. 
 
Esta característica nos permite determinar la transconductancia, la cual se obtiene de la siguiente 
manera: 
 
 (3-4) 
 
La grafica de Gm-VGS, para las diferentes longitudes de canal, se muestra a continuación: 
44 
 
 
Figura 3.11. Gm-VGS para diferentes longitudes de canal y VDS =1.1 V. 
 
La grafica de Gm-VGS, para los diferentes anchos de fin, se muestra a continuación: 
 
 
Figura 3.12. Gm-VGS para diferentes anchos de fin y VDS =1.1 V. 
 
Como puede verse claramente, a medida que disminuye la longitud de canal, la corriente de 
drenador aumenta y al mismo tiempo, aumenta la transconductancia, Por otro lado, a medida que 
aumenta el ancho del fin, aumenta la corriente de drenador y a su vez la transconducatancia. 
 
A continuación se muestran algunos valores de transconductancia en CD para VDS = 1.1 V y 
valores de VGS alrededor de 1.0 V: 
 
Parámetro Gm [mS] VGS [V] 
 
 
L [nm] 
60 40.25 0.91 
80 35.25 0.96 
110 30.25 1.03 
140 27.25 1.03 
280 20.7 1.19 
920 9.885 1.39 
 
Wfin [nm] 
20 12.22 0.97 
90 56.45 1 
400 -- -- 
45 
 
Se puede observar que la transconductancia va disminuyendo al aumentar la longitud del canal del 
transistor. Esta disminución se hace predecible al observar la ecuación (1-71) vista en el Capitulo 
1, es decir: 
 
 (3-5) 
 
La grafica se muestra en la Figura 3.13. 
 
Figura 3.13. Gm-L para las diferentes longitudes de canal, obtenidas con VDS = 1.1 V y VGS ≈ 1.0 V. 
 
Además, de la tabla, también se observa que al aumentar el ancho del fin la transconductancia 
aumenta. 
 
3.1.3. Característica de salida. 
 
La Figura 3.14 muestra las características de salida para el transistor de 60 nm de longitud de 
canal y 27 nm de ancho de fin, mientras que la Figura 3.15 muestra las características de salida del 
transistor de 60 nm de longitud de canal y 20 nm de ancho de fin. Como puede observarse, los 
dispositivos tienen un correcto desempeño, a pesar de ser dispositivos con dimensiones 
nanométricas. Como puede verse claramente, en ambos casos la compuerta modula 
adecuadamente la corriente del drenador, pues un incremento relativamente pequeño en VGS 
produce un aumento muy importante de IDS. 
 
Figura 3.14. Curvas de salida (IDS-VDS) para el transistor de L=60 nm y Wfin = 27 nm. 
46 
 
 
Figura 3.15. Curvas de salida (IDS-VDS) para el transistor de Wfin=20 nm y L = 60 nm. 
 
Además, la conductancia se obtiene de la siguiente manera: 
 
 (3-6) 
 
La Figura 3.16 muestra la gráfica de Gd vs. VDS para el FinFET de 60 nm de longitud de canal. 
 
 
Figura 3.16. Conductancia de salida del transistor de L=60 nm y Wfin = 27 nm. 
 
 
 
 
 
 
 
 
 
 
 
 
 
47 
 
Las graficas de Gdmáx-VGS, para los valores de L y W fin se muestran a continuación: 
 
 
Figura 3.17. Grafica de Gdmax-VGS para diferentes longitudes del canal. 
 
 
Figura 3.18. Grafica de Gdmax-VGS para diferentes anchos del fin. 
 
En las graficas de las Figuras 3.17 y 3.18, se observa una dependencia directamente proporcional 
de la conductancia con el voltaje de compuerta VGS, que es predecible al observar las ecuaciones 
del modelo de primera aproximación vistas en el Capitulo 1. 
 
Por otro lado, de las características de corriente-voltaje (IDS-VDS), se puede observar el buen 
funcionamiento de los transistores, ya que las curvas corresponden con las que se vieron en el 
Capitulo 1, donde se puede observar claramente la región lineal y de saturación de los FinFETs. 
 
 
 
 
 
 
 
 
 
48 
 
A continuación se muestran algunos valores de conductancia en CD para VDS = 1.1 V y algunos 
valores de VGS = 1 V, 1.2 V y 1.3 V. 
 
Parámetro Gd [mS] VGS [V] 
 
 
L [nm] 
60 2.75 1 
80 1 1 
110 0.75 1 
140 0.7 1 
280 0.25 1.2 
920 0.12 1.3 
 
Wfin [nm] 
20 1.115 1 
90 17.75 1 
400 -- -- 
 
De los valores anteriores se puede notar que la conductancia va disminuyendo al aumentar la 
longitud del canal del FinFET. Esta disminución es predecible al observar la ecuación (1-70) vista 
en el Capitulo 1, es decir: 
 
 (3-7) 
 
La grafica se muestra en la Figura 3.19. 
 
 
Figura 3.19. Gd-L para las diferentes longitudes de canal, con VDS = 1.1 V y algunos valores de VGS. 
 
También, de la tabla, se puede ver que al aumentar el ancho del fin la conductancia aumenta. 
 
3.2. Parámetros del Circuito Equivalente de Pequeña-Señal. 
 
Como se mencionó en el Capítulo 2, las mediciones necesarias para extraer los parámetros del 
modelo de circuito equivalente de pequeña-señal son realizadas mediante parámetros S para un 
rango de frecuencias específico. 
 
Para extraer los parámetros del transistor, es necesario realizar un procedimiento llamado de “de-
embedding” para quitar los parámetros de acceso y así obtener la matriz ZΣ a partir de la cual se 
extraen los parámetros del modelo de circuito equivalente de pequeña-señal. Para esto, se 
tomaron las mediciones con el transistor insertado en la línea coplanar, como en la Figura 3.20. 
49 
 
 
Figura 3.20. Vista superior de la línea coplanar que contiene incrustado el transistor bajo prueba. 
 
Además, se realizaron las mediciones en estructuras de prueba. Estas estructuras de prueba 
consisten de una guía de onda coplanar, idéntica a la utilizada en el transistor, pero se construye 
en una zona de silicio donde no existe ningún transistor. Debido a esto, la estructura de prueba no 
incluye a ningún transistor y por tanto los electrodos quedan desconectados, es decir en circuito 
abierto, motivo por el cual se le denomina estructura abierta (open), como se muestra en la Figura 
3.21. 
 
Figura 3.21. Línea coplanar sin el transistor incrustado. 
 
De esta manera, el proceso de de-embedding consiste en una resta entre los parámetros de 
admitancia del dispositivo bajo prueba (DUT: Device Under Test) y de los parámetros de 
admitancia de la estructura open, es decir: 
 
 (3-8) 
 
Los parámetros S se obtuvieron para un rango de frecuencias de 45 MHz a 110 GHz y para 
valores de Vds = 1.1 V y Vgs ≈ 1. 0 V. 
 
Para extraer los parámetros intrínsecos del circuito equivalente, primero es necesario extraer las 
resistencias extrínsecas. Para esto se utilizó el método de Tinoco descrito en la sección 2.4. De 
este modo, se obtuvieron los siguientes resultados para el juego de mediciones analizado: 
 
Parámetro Rse [Ω] Rde [Ω] Rge [Ω] 
 
 
L [nm] 
60 4.6 7.13 8.5 
80 4.8 6.84 7.22 
110 5.7 7.96 10.88 
140 5.6 7.86 6.08 
280 5.85 7.65 5.42 
 
Las mediciones para los transistores con diferentes anchos de fin fueron afectadas de manera 
considerable por efectos de ruido, por lo que los parámetros no se obtuvieron. 
 
Transistor 
50 
 
Con las resistencias extrínsecas se construyo la matriz Ze para obtener la matriz Yπ para cada 
FinFET analizado como se vio en la ecuación (2-7). 
 
La transconductancia, conductancia y las capacitancias se obtuvieron a partir de la matriz Yπ 
utilizando las expresiones (2-14). Los valores obtenidos se muestran en las siguientes secciones. 
 
3.2.1. Transconductancia gm. 
 
Los valores de transconductancia para las diferentes longitudes