TED19 - MEMORIAS - Rebeca Jimenez Fernandez

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1 
Contenido 
Martínez S. L. “PRINCIPIOS DIGITALES 
Y CIRCUITOS LÓGICOS”. 
2º ed. Editorial UNJU. 
Argentina. © 2010. 
Morris Mano M. “ARQUITECTURA DE 
COMPUTADORAS”. 
Editorial Pearson Educación. 
México. © 1993. 
Wakerly J. F. “DISEÑO DIGITAL. 
PRINCIPIOS Y PRÁCTICAS”. 
Editorial Prentice-Hall. 
Méjico. © 2001. 
Bibliografía 
Técnicas y Estructuras Digitales - 2019 
Profesores: Ing. Sergio L. Martínez - Ing. Víctor Sánchez R. 
UNIDAD 4/3 
 MEMORIAS DE ESTADO SÓLIDO 
• Memorias. 
• Concepto. 
• Parámetros 
 característicos. 
• Memorias de estado sólido. 
• Memoria ROM. 
• Memoria RAM. 
• Memoria en el sistema. 
• Posicionamiento de 
 memorias. 
s1) http://es.wikipedia.org/wiki/ 
 Memoria_de_acceso_aleatorio 
s2) http://es.wikipedia.org/wiki/ 
Memoria_ROM 
2 
U4 – CIRCUITOS LÓGICOS SECUENCIALES 
MEMORIAS 
Concepto 
General: es un sistema que permite almacenar datos e 
información para ser utilizados luego a requerimiento 
del propietario. 
Informático: es un dispositivo de hardware que puede 
almacenar una determinada cantidad de datos en un 
formato predefinido, para ser accedidos con 
posterioridad bajo esquemas de lectura, modificación 
o eliminación. 
3 
U4 – CIRCUITOS LÓGICOS SECUENCIALES 
MEMORIAS 
Parámetros característicos 
Capacidad: cantidad de datos que puede almacenar. 
1 byte = 8 bits 
1 Kbyte = 2
10
 bytes = 1.024 bytes 
1 Mbyte = 1 Kbyte x 1 Kbyte = 2
20
 bytes = 1.048.576 bytes 
1 Gbyte = 1 Kbyte x 1 Mbyte = 2
30
 bytes = 1.073.741.824 bytes 
Densidad de almacenamiento: [bits/mm
2
] cantidad de bits 
que puede almacenar por unidad de superficie. 
Tiempo de acceso: [ns] tiempo requerido para almacenar o 
extraer un dato. 
Costo de almacenamiento: [$/bit] relación de costo por 
capacidad del dispositivo. 
Confiabilidad: [%] [Nº errores/Nº accesos] errores que 
pueden ocurrir durante la operación del dispositivo. Un 
error cada 10
10
 accesos genera una confiabilidad del 
99,99999999%. 
4 
U4 – CIRCUITOS LÓGICOS SECUENCIALES 
MEMORIAS 
Memorias de estado sólido 






ROM (Read Only Memory)
Permanentes 
PROM (Programmable ROM)
Semi EPROM (Erasable PROM)
 
Memorias permanentes EEPROM (Electrically EPROM)
RAM (Random Access Memory)
Volátiles SRAM (Static RAM)
DRAM (Dynam










 
 


 ic RAM)
Ref. s1 s2 
EPROM 
EEPROM 
DRAM SIMM 
ROM 
USB 
Flash Drive 
(EEPROM) 
5 
U4 – CIRCUITOS LÓGICOS SECUENCIALES 
MEMORIAS 
Memoria ROM 
0
0
0
0
0
00
0 0
0
0
00
0
00
0
1 1
1
1
1
11
1
1 1
1 1
111000
001
003
007
006
005
004
002
DIRECCIONES
O POSICIONES
LONGITUD
BIT
PALABRAD
ir
e
c
c
io
n
e
s
 
Memoria permanente grabada 
en fábrica o por el usuario por 
única vez. 
Se interpreta como 
pequeños diodos en las 
intersecciones de la matriz 
que aportan un 1 lógico. Al 
grabarse, si se “funde”, 
representa un 0 lógico. 
6 
U4 – CIRCUITOS LÓGICOS SECUENCIALES 
MEMORIAS 
Memoria RAM 
0
0
0
0
0
00
0 0
0
0
00
0
00
0
1 1
1
1
1
11
1
1 1
1 1
111000
001
003
007
006
005
004
002
DIRECCIONES
O POSICIONES
LONGITUD
BIT
PALABRA
D
ir
e
c
c
io
n
e
s
 
Memoria volátil de lectura/escritura 
con acceso aleatorio. 
Chip de memoria 
A
6
A
5
A
4
A
3
A
2
A
1
A
0
C
S
G
N
D
V
C
C
A
7
A
8
A
9
I
/
O
1
W
E
123456789
1
8
1
7
1
6
1
5
1
4
1
3
1
2
1
1
1
0
I
/
O
2
I
/
O
3
I
/
O
4
RAM 1K x 4
Operación genérica 
Organización 
7 
U4 – CIRCUITOS LÓGICOS SECUENCIALES 
MEMORIAS 
Ej. Memoria RAM 4 x 2 
• 4 registros con 2 bits por 
registro. 
• La unidad se selecciona 
con 0 (CS). El chip 
deseleccionado desconecta 
todos los buses y bloquea el 
CLK. 
• La habilitación de escritura 
se hace con 0 (WE). 
• El bus de datos se unifica 
por cada bit con 
compuertas tri-state. 
• El sistema dispone de una 
línea de borrado general 
(no habitual). 
• La decodificación de 
direcciones se hace con un 
demultiplexor 4 x 1. 
D Q
> CLK
CLR
D Q
> CLK
CLR
D Q
> CLK
CLR
D Q
> CLK
CLR
D Q
> CLK
CLR
D Q
> CLK
CLR
D Q
> CLK
CLR
D Q
> CLK
CLR
Bus de datos
Decodificador
de
direcciones
D1 D0
1
S1 S0
DMPX
4 x 1
WE
CS
CLR
A1
A0
Bus de
direcciones
8 
U4 – CIRCUITOS LÓGICOS SECUENCIALES 
MEMORIAS 
Ej. Memoria RAM de 8x4.
 
A6
A5
A4
A3
A2
A1
A0
CS
GND
VCC
A7
A8
A9
I/O1
WE
1
2
3
4
5
6
7
8
9
18
17
16
15
14
13
12
11
10
I/O2
I/O3
I/O4
R
A
M
 
 
1
K
 
x
 
4
A2
A1
A0
GND
VCC
I/O1
R/W
1
2
3
4
5 8
9
10
11
6 7
12
OE
R
A
M
 
 
8
 
x
 
4
I/O2
I/O3
I/O4
CS
Esquema real 
Esquema ficticio 
• Memoria RAM con flip-flop 
tipo D. 
• 8 registros de 4 bits. 
• Bus de direcciones 
A
0
 A
1
 A
2
. 
• Bus de datos bidireccional 
DIO
0
 DIO
1
 DIO
2
 DIO
3 
• Lectura/escritura R/W. 
• Selección de chip CS. 
• Habilitación de salida OE. 
9 
U4 – CIRCUITOS LÓGICOS SECUENCIALES 
MEMORIAS 
La memoria en el 
sistema de computación 
CPU: Unidad Central de Proceso (microprocesador). 
Bus de direcciones: conjunto de líneas que permiten 
individualizar un registro particular (unidireccional). 
Bus de datos: conducen los datos desde y hacia la CPU 
(bidireccional). 
Bus de control: conjunto de líneas que transportan señales de 
control. Activan las unidades y gestionan las interrupciones 
(bidireccional). 
10 
U4 – CIRCUITOS LÓGICOS SECUENCIALES 
MEMORIAS 
La memoria en el 
sistema de computación 
El bus de 
direcciones 
conecta a todas 
las unidades. 
Selecciona chips 
y registros. Es 
unidireccional. 
El bus de datos 
llega a todas las 
unidades. Es 
unidireccional 
para las ROM y 
bidireccional 
para las RAM. 
11 
U4 – CIRCUITOS LÓGICOS SECUENCIALES 
MEMORIAS 
Mapa de 
memorias 
Las líneas del bus de 
direcciones se 
utilizan para ubicar 
el circuito en el 
mapa, seleccionar el 
chip e identificar 
cada registro 
individualmente. 
MICROPROCESADOR 
de 64 KB x 8 bits 
65.536 direcciones 
Motorola 
6800 
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U4 – CIRCUITOS LÓGICOS SECUENCIALES 
MEMORIAS 
Partición del mapa 
A
6
A
5
A
4
A
3
A
2
A
1
A
0
C
S
G
N
D
V
C
C
A
7
A
8
A
9
I
/
O
1
W
E
123456789
1
8
1
7
1
6
1
5
1
4
1
3
1
2
1
1
1
0
I
/
O
2
I
/
O
3
I
/
O
4
RAM 1K x 4
Selección 
de chip 
con 0 
La selección y conexión de 
las líneas más altas, al CS, 
permite ubicar cada chip de 
memoria en una posición 
determinada. 
Una línea (A
15
) Dos líneas (A
15 
| A
14
) 
Tres líneas 
(A
15 
 | A
14 
| A
13
) 
13 
U4 – CIRCUITOS LÓGICOS SECUENCIALES 
MEMORIAS 
Posicionamiento de memorias 
1 KB 
8 KB 
1 KB 
4 KB 
La línea A
15
 = 1 sola, 
ubica el chip en algún 
lugar de la mitad 
superior del mapa de 
direcciones. Con el 
resto de las líneas se 
precisa el lugar exacto. 
Las líneas A
15
 = 0 y 
A
14
 = 1, ubica el chip 
en algún lugar del 
 cuarto central inferior 
 del mapa de 
 direcciones. Con el 
 resto de las líneas 
 se precisa el lugar 
exacto. 
14 
U4 – CIRCUITOS LÓGICOS SECUENCIALES 
MEMORIAS 
Posicionamiento de memorias 
Identificación  A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 
Dirección Hexa 4 0 0 0h 
inicial  Bin 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 
selección de chip   direccionamiento interno 
Dirección Bin 0 1 0 0 0 0 1 1 1 1 1 1 1 1 1 1 
final  Hexa 4 3 F Fh 
 
Ej. Ubicación de chip RAM de 1 Kbyte x 4 bits, a partir de dirección 
4 000
16
 (16 384
10
) en un sistema de 64 KB (16 líneas de address). 
Las líneas A
15
 a A
10
 
seleccionan el chip (CS). 
Las líneas A
9
 a A
0
 
seleccionan los 1024 
registros internos. 
Las líneas D
3
 a D
0
 
conectan la mitad de los 
datos del bus de datos. 
R/W del μP habilita 
lectura/escritura sobre 
WE (write eneable). 
15 
U4 – CIRCUITOS LÓGICOS SECUENCIALES 
MEMORIAS 
Posicionamiento de memorias (vista ampliada) 
Ej. Ubicación de chip RAMde 1 Kbyte x 4 bits, a partir de dirección 
4 000
16
 (16 384
10
) en un sistema de 64 KB (16 líneas de address). 
Ocupa sólo 1/2 
ancho del mapa. 
Requiere la otra 
mitad para ser 
funcional.