Tarea1_VLSI_TGJL - Jorge González

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Universidad Nacional Autónoma de México
Facultad de Ingenieŕıa
Diseño Digital VLSI
Grupo: 5 - Semestre: 2023-1
Tarea #1:
RAM-ROM y Sumador-Restador.
Fecha de entrega: 04/09/2022
Profesora:
Fonseca Chávez Elizabeth M.I.
Alumno:
Téllez González Jorge Luis
Facultad de Ingenieŕıa Diseño Digital VLSI
Índice
1. Objetivos 3
2. Introducción 3
2.1. Sumador-Restador . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3
2.2. ROM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
2.3. RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
3. Desarrollo de experimentos 9
3.1. Sumador-Restador . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
3.2. ROM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
3.3. RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
4. Conclusiones 28
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Resumen
En el siguiente reporte se emplea el software Quartus Prime Lite 18.0 para la implementación
de un sumador-restador binario, una RAM y una ROM en la FPGA DE10-Lite.
1. Objetivos
Construir un Sumador-Restador binario de 3 bits y simular su funcionamiento en la FPGA
DE10-Lite.
Comprender la programación de una ROM y simular su funcionalidad en la FPGA DE10-Lite.
Comprender los fundamentos de la RAM, analizarla y simular.
Aprender a formular y declarar TOP’s a partir de los programas anteriores.
2. Introducción
2.1. Sumador-Restador
El concepto de la suma binaria parte del principio de que los d́ıgitos 1, 0 y sus sucesivas combinaciones
conforman al sistema de numeración binario o base 2, o dicho de otro modo, las cifras 00, 01, 10, 11
conforman las unidades más básicas sobre las que se comienzan a realizar incrementos que se reflejan
en la posiciones a la izquierda.
Es decir, la base 2 para combinar d́ıgitos en memoria se enuncia mediante múltiples combi-
naciones añadiendo espacios con 1 a la izquierda, donde cada espacio es representable en potencias
de 2n que transforman a sus equivalentes en el sistema decimal. Para ejemplificar esto, se muestra la
siguiente tabla:
A los valores anteriores se les puede aplicar una operación llamada complemento. Esta opera-
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Figura 1: Combinaciones sucesivas que conforman al sistema binario.
ción puede realizarse en una ocasión, o bien, en 2 ocasiones en lo que se conoce como complemento
a 1 y complemento a 2.
El complemento a 1 (Ca1) consiste en invertir los 0’s y 1’s de un número binario dado. Por
ejemplo: Ca1(0011) = 1100.
El complemento a 2 (Ca2) implica añadir un 1 a la cifra menos significativa del número binario
dado. Por ejemplo: Ca12(1100) = 1101.
La suma, por tanto, no es más que el aumento de posiciones bajo el sistema descrito en la
Figura 1. La suma binaria completa incluye el caso posible del acarreo descrito por la variable Cout,
aśı como el acarreo inicial con Cin; incluyendo aquellos casos donde Cin = 1, es decir, se tiene un
acarreo inicial que se suma adicionalmente a la adición entre a y b.
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Cómo se describió en la Práctica 0 del curso, la tabla de verdad del sumador binario es la
siguiente:
Cuadro 1: Tabla de verdad del sumador binario.
Cin a b s Cout
0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1
En el caso de la resta, se deben de considerar las siguiente 4 operaciones básicas en 2 bits:
0 - 0 = 0
0 - 1 = 1
1 - 0 = 1
1 - 1 = 0 Con acarreo negativo de 1.
Computacionalmente la resta no se puede realizar de forma nativa, por lo que se requiere rea-
lizar operaciones con complemento a 2 para transformar la operación de resta en una suma realizable
por una computadora. Para un restador completo, se deben considerar los casos en donde también
existe un acarreo negativo al inicio y al final de la operación. En la siguiente figura se muestran las
operaciones básicas de suma y resta de forma algoŕıtmica en papel:
Para un semirestador, se consideran las 4 operaciones básicas descritas previamente: con a
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Figura 2: Suma y resta binaria en 3 bits.
y b siendo los operandos, r el resultado de la resta y Pout el acarreo negativo. Sin embargo, esta
estructura es insuficiente cuando se tiene un acarreo negativo desde el inicio de la operación.
A continuación se muestra la construcción de su respectiva tabla de verdad para el semiresta-
dor, aśı como el análisis de la pregunta: ¿Qué pasaŕıa si se tiene un préstamo inicial Pin? Con esto,
se construye la tabla de verdad del restador completo.
Como se observa, en primer lugar se realiza la suma del préstamo inicial a b, luego se aplica
complemento a 1 y 2 a b para obtener una suma y, finalmente, se realiza la operación para obtener
el valor de r y Pout.
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Figura 3: Tabla de verdad del semirestador y préstamo inicial..
Figura 4: Tabla de verdad del restador completo.
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2.2. ROM
La memoria ROM (de Read Only Memory o Memoria de Solo Lectura) es un arreglo de circuitos
combinacionales (un decodificador y compuertas OR) que conforman un medio de almacenamiento
de información que tiene la particularidad de que, una vez que ha sido introducida información en
el arreglo, esta permanece inalterable y no es posible borrarla o modificarla. Una ROM m x n es un
arreglo de celdas binarias organizadas en m palabras de n bits cada una. Una ROM tiene k lineas de
entrada de dirección para seleccionar una de 2k = m palabras de memoria, y n ĺıneas de salida, una
para cada bit de la palabra.
Dado que la información ya se asume como contenida en la memoria (al ser de solo lectura),
únicamente se desea conocer como entradas las direcciones de memoria en donde se almacena la
información y, como salida, la información contenida en esas direcciones. A continuación se muestra
su diagrama:
Figura 5: Diagrama de una ROM.
En una ROM se puede implementar cualquier función lógica de k variables de entrada y n
salidas. Basta con especificar el contenido de la ROM de manera que los n bits de cada palabra
(posición del array) correspondan al valor de la función en el punto (que coincide con el ı́ndice del
array).
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2.3. RAM
En general, una memoria RAM (Random Access Memory o Memoria de Acceso Aleatorio) es un
array de 2m palabras de n bits de forma similar a las ROMs. Lo normal es utilizar conjuntos de
bits, organizados en palabras de n bits. Cuando la memoria es de una sola palabra recibe el nombre
de Registro (también puede recibir el nombre de Latch). Cuando tiene múltiples palabras recibe la
denominación genérica de RAM.
La memoria RAM tiene la particularidad principal de que los datos que se almacenan en ella
no persisten, y por tanto, si la RAM pierde enerǵıa los datos dentro de ella se pierden. A pesar
de tal desventaja, admiten reescritura a diferencia de las memorias ROM y manejan velocidad de
transferencia muy elevadas, por lo que son de uso vigente en las computadoras modernas.
3. Desarrollo de experimentos
3.1. Sumador-Restador
El siguiente diagrama muestra los elementos necesarios para construir el sumador-restador:
Figura 6: Diagrama del sumador-restador.
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Como se observa, b requiere ser procesado por un multiplexor para obtener su negación b′,
aumentando directamente su valor con Cin = 1. Para que esta estrategia de construcción funcione
correctamente se requiere emplear TOPs. En primer lugar, se crean todos los proyectos dentro de
una misma carpeta de trabajo como se muestra a continuación:Figura 7: Carpeta de trabajo sumrest.
El primer proyecto sumrest es el principal que contendrá al sumador-restador, mientras que
mux4x1 y sum3 contendrán al multiplexor 4:1 y al sumador binario de 3 bits que se trabajó en la
práctica anterior. Con todos los proyectos en una misma carpeta, a continuación los archivos con
extensión .vhd se añaden al proyecto principal sumrest :
Figura 8: Añadiendo los archivos .vhd al proyecto principal.
Por último, se crea el TOP haciendo click derecho en el archivo de mayor jerarqúıa (sumrest)
y se selecciona la opción Set as Top-Level Entity. Se compila y se verifica que no se presenten errores.
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Figura 9: Compilación exitosa del código principal.
En primer lugar, hay que recapitular los elementos que conforman nuestro sumador-restador:
Se emplea un sumador binario de 3 bits similar al que se trabajó durante la práctica 1, en el
cual no se realizaron mayores modificaciones.
Figura 10: Sumador binario de 3 bits.
Posteriormente, se tiene un multiplexor 4:1 que, a diferencia del trabajado previamente, se
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le realizaron modificaciones para que estuviese adaptado a la estrategia propuesta para la
construcción del sumador-restador, considerando que tendremos 2 ĺıneas extremas que no se
emplearán como tal y 2 ĺıneas en medio donde en 1 obtendremos el negado de b y en otra el
valor de b pasará sin modificación alguna. Con esto, se implementa la operación Ca1.
Figura 11: Multiplexor 4:1.
Por último, tendremos el sumador-restador con los valores del sumador binario y el multiplexor
declarados con las variable u1 y u2 para realizar un mapeo y la recuperación de datos respectiva
con los otros archivos .vhd. A continuación se muestra el diagrama RTL generado:
Figura 12: Multiplexor 4:1.
El sumador-restador en esencia trabaja de forma similar al sumador binario. Se tienen 3 entra-
das compuestas por a, b y el carry de entrada Cin y, a la salida, el resultado sal y el acarreo de
salida Cout. Las entradas se conforman por vectores de 3 bits que serán sumados con el carry
Cin empleando el operador +; guardándose el resultado en la señal auxiliar de donde se extrae
el bit de carry de salida Cout y el resultado final de la suma.
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En el caso de la resta, para que la operación pueda ser realizada computacionalmente se emplea
la estrategia de conversión empleando Ca2 para transformar el operando b y replantear la
operación de resta como una suma. Para esto, el multiplexor realiza Ca1 por medio de la salida
negada y, posteriormente, se le suma 1 al bit menos significativo de b activando el acarreo de
entrada Cin.
Realizada la compilación exitosa, realizamos la asignación de pines para verificar f́ısicamente
con la FPGA el funcionamiento correcto del sumador-restador:
Figura 13: Asignación de pines para el sumador-restador.
Figura 14: Diagrama con la asignación f́ısica de los pines.
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Descargado el programa a la tarjeta, a continuación tenemos la primer operación de prueba
conformada por una suma; la cual se ejecuta como la trabajada en la práctica 0; teniendo en este
caso el selector en 01 (sin negar b) y el carry de entrada en cin = 0 al no haber operación negativa. El
bit cout de salida indica el 0 adicional al resultado de 000 obtenido, y por ello, la salida se interpreta
como 1000:
Figura 15: Suma binaria de 5+3.
Ahora tendremos el caso inverso: dado que se desea restar 5-3, entonces a b se le debe aplicar
Ca2, entonces, el valor del selector deberá estar en 10 para obtener b
′. Luego, cin deberá estar en alto
para sumar un bit a la cifra menos significativa de b′ para, finalmente, proceder con la operación.
En el caso de la resta, el resultado que es de interés está conformado por los primeros 3 LEDs
de salida, descartando el 4 LED que representa al bit de carry de salida cout. Por tanto, nuestra
salida es interpretable como 0102 = 2 que es el resultado esperado.
Por último, realizamos esta misma operación por medio del Simulator Waveform Editor para
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Figura 16: Resta binaria de 5-3.
observar que esta misma operación se cumple; validando los resultados obtenidos en la descarga a la
tarjeta:
Figura 17: Resta binaria de 5-3 en la simulación.
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Figura 18: Salida de la simulación.
Como se observa, la variable sal = 010 y cout = 1, lo que coincide con lo visto de forma f́ısica
con los LEDs de la FPGA. Igualmente, el resultado de interés se encuentra en sal y el bit adicional
se descarta.
3.2. ROM
En primer lugar, se genera el respectivo proyecto con nombre romlcd, se transcribe el código propuesto
y se compila el proyecto:
Figura 19: Código de una ROM en VHDL compilado con éxito.
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Como se menciona, una memoria ROM se asume que lo único de interés son las direcciones
donde se almacena la información; ya que la información ya se debe encontrar pregrabada en una
dirección espećıfica dada por una palabra de cierta cantidad de bits de acuerdo a la capacidad de la
ROM.
Para ejemplificar su funcionamiento, se emplea el siguiente mapa mental para describirla.
Figura 20: Mapa mental de una ROM para imprimir en un display de 7 segmentos.
Las ROM suelen poseer un chip select que permite que los datos pasen a través de ella. En
el mapa mostrado se guarda la palabra HOLA en las posiciones 00, 01, 10 y 11 para cada letra. En
estas direcciones, sin embargo, lo que realmente se guarda es un número de longitud 7 compuesto
por 0’s y 1’s que, siendo enviado a un display de 7 segmentos, dibuja en el mismo cierta letra.
Por ejemplo, la letra H se define con 0001001 y, si se env́ıa eso al display, aparecerá la letra H
en el mismo. Esto únicamente si el chip select está habilitado. Adicionalmente, se deben considerar
como datos de entrada los buses de direcciones dados por un vector de 2 bits (s1, s0). Con esto,
podemos resumir las entradas de la siguiente forma:
bus dir: vector de 2 bits que contiene a los selectores que determinarán la letra a mostrar en
el display de 7 segmentos.
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cs: cuando está en alto, permite el flujo de los datos en la ROM, caso contrario, no pasarán.
bus datos: vector de 7 bits que corresponde a la salida a mostrar en el display de 7 segmentos.
Nótese que en el código se declara a la memoria de 4bits con 7 bits de salida empleando
type memoria is y, posteriormente, se declaran como argumentos internos LA, LL, LO y LH; las
constantes correspondientes a las letras a mostrar en el display. Posteriormente, se declaran los
process que permitirán o impedirán que la información de la ROM se muestra dependiendo del valor
del chip select. A continuación se muestra la vista RTL del programa, la asignación de pines y el
diagrama de asignación:
Figura 21: Diagrama RTL.
Con lo anterior, se procede a realizar la asignación de pines correspondiente y mostrar la
estrategia de distribución de pines empleada para el funcionamiento f́ısico del programa en la FPGA:
Con el programa descargado, se mostrarán los 4 casos correspondientes a la muestra de las
letras H, O, L y A y el caso en cuando no se permite el paso:
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Figura 22: Asignación de pines.
Figura 23: Diagrama de asignación de pines.
1. Caso 1: Letra H con bus dir = 00 y cs = 1:
Figura 24: Primer caso: Letra H o (1001000).
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2. Caso 2: Letra O con bus dir = 01 y cs = 1:
Figura 25: Segundo caso: Letra O o (0000001).
3. Caso 3: Letra L con bus dir = 10 y cs = 1:
Figura 26: Tercer caso: Letra L o (1110001).
4. Caso4: Letra A con bus dir = 11 y cs = 1:
Figura 27: Cuarto caso: Letra A o (0001000).
5. Caso 5: cs = 0 en alta impedancia:
Figura 28: Quinto caso: no se permite paso de información al display.
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3.3. RAM
Para este proyecto se construirá una RAM de doble puerto (lectura y escritura) compuesta por 2
relojes de 50 [MHz] que se encargarán del proceso de lectura y escritura, respectivamente. Adicio-
nalmente, se empleará un switch para indicar si la escritura se encuentra activa. Para mostrar la
abstracción mental de la memoria RAM a implementar, se muestra el siguiente mapa:
Figura 29: Construcción de una memoria RAM de forma abstracta.
A diferencia de la ROM, la RAM admite el guardado de datos, y es por ello que se requieren
buses de escritura y lectura de forma separada; aśı como los datos de entrada en caso de ejecutar es-
critura. Por otra parte, similar a la ROM se tiene un habilitador denotado por WrEn que únicamente
se activa en el caso de la escritura.
Para que cada operación se active se requiere emplear los 2 relojes mencionados previamente.
Por último, se sugiere emplear la siguiente tabla de verdad como estrategia base para implementar
el comportamiento de la RAM:
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Figura 30: Tabla de verdad para el comportamiento de la RAM.
Siguiendo este esquema, en el registro (00) se guarda el dato (001), en (01) se almacena 010)
y aśı de forma sucesiva; siempre y cuando el habilitador de escritura esté activado. Con esto, se
genera un proyecto llamado ram, se configura, se transcribe el código propuesta y se compila de
forma exitosa como se muestra a continuación:
Figura 31: Código compilado de una RAM implementada en VHDL.
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Se tienen las siguientes entradas y salidas:
AddrWr: vector de 2 bits para indicar la dirección de escritura.
AddrRd: vector de 2 bits para indicar la dirección de lectura.
clkWr: reloj para la escritura, a 50 [MHz].
clkRd: reloj para la lectura, a 50 [MHz].
WrEn: habilitador de la escritura. En alto permite escritura en la RAM, en alta impedancia
impide la escritura.
dataIn: vector de 3 bits que contiene la información a almacenar en la RAM si se introduce
algún valor para escritura.
dataOut: vector de 3 bits usado para mostrar un dato almacenado en una dirección de lectura
especificada.
ledcarga: indica si la escritura fue exitosa en la memoria RAM.
Dado que se tienen 4 datos internos y 3 salidas, se emplean las expresiones genera un array
de 0 a 3 con un vector de 4 bits para declarar la matriz que representará las direcciones de memoria.
Posteriormente, se declaran señales auxiliares para guardar la información que se procesa en un
instante (ya sea de lectura o escritura).
Por último, se escriben 2 procesos para la lectura y la escritura:
Para el proceso de escritura, wrEn = 1 y su respectivo reloj comienza a funcionar. Se guardan
los datos de entrada en las señales auxiliares para, finalmente, escribir en memoria y encender
el LED respectivo de notificación de escritura exitosa.
Por otra parte, para la lectura únicamente se verifica que su reloj esté funcionando. Se recibe y
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almacena la dirección de memoria a leer en la variable auxiliar y, posteriormente, se utiliza su
conversión a entero para recuperar la información en la ubicación dada y se asignará su valor
en dataOut.
Con lo anterior, es posible realizar la asignación de pines y el proceso de descarga a tarjeta:
Figura 32: Tabla de verdad para el comportamiento de la RAM.
Figura 33: Asignación de pines de la RAM.
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Figura 34: Diagrama con la asignación de pines.
A continuación, se mostrará la ejecución de una simulación de escritura y, posteriormente,
lectura en la memoria RAM implementada en la FPGA:
Se almacena el valor (dataIn = 001) en la dirección de escritura (AddWr = 00). wrEn se
activa en 1 para permitir escritura y, tras un segundo, se desactiva. Se confirma la escritura
con ledcarga = 1 y encendido.
Figura 35: Guardando 001.
Se almacena el valor (dataIn = 010) en la dirección de escritura (AddWr = 01). wrEn se
activa en 1 para permitir escritura y, tras un segundo, se desactiva. Se confirma la escritura
con ledcarga = 1 y encendido.
Figura 36: Guardando 010.
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Se almacena el valor (dataIn = 100) en la dirección de escritura (AddWr = 10). wrEn se
activa en 1 para permitir escritura y, tras un segundo, se desactiva. Se confirma la escritura
con ledcarga = 1 y encendido.
Figura 37: Guardando 100
Se almacena el valor (dataIn = 101) en la dirección de escritura (AddWr = 11). wrEn se
activa en 1 para permitir escritura y, tras un segundo, se desactiva. Se confirma la escritura
con ledcarga = 1 y encendido.
Figura 38: Guardando 101.
Se recupera el valor guardado en la dirección de escritura (AddWr = 00), obteniéndose
(dataOut = 001) wrEn se desactiva.
Figura 39: Recuperando el dato en la dirección 00.
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Se recupera el valor guardado en la dirección de escritura (AddWr = 01), obteniéndose
(dataOut = 010) wrEn se desactiva.
Figura 40: Recuperando el dato en la dirección 01.
Se recupera el valor guardado en la dirección de escritura (AddWr = 10), obteniéndose
(dataOut = 100) wrEn se desactiva.
Figura 41: Recuperando el dato en la dirección 10.
Se recupera el valor guardado en la dirección de escritura (AddWr = 11), obteniéndose
(dataOut = 101) wrEn se desactiva.
Figura 42: Recuperando el dato en la dirección 11.
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4. Conclusiones
Por medio del desarrollo de esta práctica logré recordar una gran cantidad de elementos que estudié
durante mi curso de Diseño Digital Moderno. Incluso, hubo varios temas como el manejo de las
memorias RAM y ROM que no tuve oportunidad de estudiar y, por tanto, ha sido mi primer ocasión
trabajando con ellas v́ıa FPGA.
Por ello mismo, gran parte del tiempo consumido en la elaboración de esta tarea se fue en
estudiar profundamente antecedentes con el fin de tener las herramientas suficientes para analizar
los códigos propuestos, entender su funcionamiento y, finalmente, realizar una planeación de pines
y descargar a tarjeta para verificar el funcionamiento e interpretar correctamente los resultados
obtenidos.
Aśı mismo, recordé los fundamentos del sistema binario y cómo se realizan a nivel compu-
tacional las operaciones de resta y la metodoloǵıa para construir TOPs con códigos de distintos
proyectos en VHDL. Considerando que se lograron implementar todos los proyectos en la presente
tarea con resultados satisfactorios e interpretables de acuerdo a la teoŕıa, es posible afirmar que los
objetivos planteados se han cumplido con éxito; esperando que con estos antecedentes refrescados
pueda enfrentarme a los retos presentados en la asignatura.
Bibliograf́ıa
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desde https://www.dailymotion.com/video/xe4swm
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UTEC. (s.f.). Arquitectura de Computadoras - Memorias. Consultado el 2 de septiembre de 2022,
desde https://www.fing.edu.uy/tecnoinf/mvd/cursos/arqcomp/material/teo/arq-teo09.pdf
Los créditos de las fotograf́ıas pertenecen a sus respectivos autores. ©
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https://www.youtube.com/watch?v=BTNYCfVHW6s%5C&ab_channel=ProfesoraElizabethFonseca
https://www.youtube.com/watch?v=BTNYCfVHW6s%5C&ab_channel=ProfesoraElizabethFonseca
https://www.youtube.com/watch?v=X-cDHDVHWL8%5C&ab_channel=ProfesoraElizabethFonseca
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https://www.xataka.com/basics/memoria-ram-que-sirve-como-mirar-cuanta-tiene-tu-ordenador-movil
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http://profesores.fi-b.unam.mx/normaelva/memorias.pdf
https://www.fing.edu.uy/tecnoinf/mvd/cursos/arqcomp/material/teo/arq-teo09.pdf
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