Tarea6_VLSI_TGJL

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Universidad Nacional Autónoma de México
Facultad de Ingeniería
Diseño Digital VLSI
Grupo: 05 - Semestre: 2023-1
Tarea #6:
Secuenciales 1
Fecha de entrega: 20/09/2022
Profesora:
Fonseca Chávez Elizabeth M.I.
Alumno:
Téllez González Jorge Luis
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1. Objetivo
● Por medio de una serie de ejercicios comprender el funcionamiento de los
sistemas secuenciales.
● Realizar la simulación de un sistema secuencial en Quartus.
2. Introducción
Los sistemas combinacionales están formados por un conjunto de compuertas
interconectadas cuya salida, en un momento dado, está unicamente en función de la
entrada, en ese mismo instante. Por esto se dice que los sistemas combinacionales no
cuentan con memoria.
Los sistemas secuenciales en cambio, son capaces de tener salidas no sólo en
función de las entradas actuales, sino que también de entradas o salidas anteriores.
Esto se debe a que los sistemas secuenciales tienen memoria y son capaces de
almacenar información a través de sus estados internos. En consecuencia, se dice que
en un circuito secuencial la salida actual depende de la entrada actual y del estado
actual del circuito. Un circuito secuencial está compuesto por circuitos
combinacionales y elementos de memoria.
Figura 1. Esquema de un circuito combinacional.
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La parte combinacional del circuito acepta entradas externas y desde los elementos de
memoria. Algunas de las salidas del circuito combinacional se utilizan para
determinar los valores que se almacenaran en los elementos de memoria. Las salidas
del sistema secuencial pueden corresponder tanto a salidas del circuito
combinacional, como de los elementos de memoria; estos elementos de memoria son
representados mediante unos dispositivos llamados Flip-Flop.
Figura 2. Flip-Flop S-R.
Los Flip-Flop están constituidos por una combinación de compuertas
digitales. Estas compuertas están conectadas de tal manera que es posible almacenar
información y están realimentadas y deben lograr cierta estabilidad para poder
almacenar información.
3. Desarrollo
3.1 Ejercicio 1: Detector de paridad
El primer ejercicio desarrollado consiste en un detector de paridad que, a la entrada,
detectará si se presentan dos 1’s. De ser así, la salida estará en alto. En caso contrario,
no se encenderá.
Tenemos 3 estados: e0, no y par. La condición para llegar al estado �nal par
es que en los estarios anteriores se tenga un 1 a la entrada.
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Figura 3. Flip-Flop S-R.
Por medio de la metodología descrita en el video de referencia, los estados obtenidos
por medio de Karnaugh son:
𝐷1 = 𝑄0𝐸 + 𝑄1𝐸'
𝐷0 = 𝑄0'𝐸 + 𝑄0𝐸'
𝑆 = 𝑄0𝐸 + 𝑄1𝐸'
A continuación, se muestran los códigos respectivos del ejercicio. Para esto, se
desarrolló la metodología TOP, por medio de la cual se conecta la parte
combinacional con las entradas por medio de la simpli�cación obtenida. El Flip-Flop
representará la memoria de la unidad donde se contendrán los estados anteriores.
Figura 4. Bloque principal que conecta la parte combinacional con el FF.
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Figura 5. Bloque combinacional con la reducción obtenida.
Figura 6. Bloque de implementación del Flip-Flop-D. Emplea 2 unidades par D0 y D1.
A continuación, se muestra el diagrama RTL:
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Figura 7. Diagrama RTL del ejercicio 1.
Finalmente, se realiza la simulación:
Figura 8. Simulación del detector. Se observa que cuando ambos están en alto, se enciende el detector.
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3.1 Ejercicio 2: Codi�cación por método funcional
A diferencia de la metodología anterior, ahora se emplea una metodología procedural para
establecer el detector de paridad. Por lo tanto, en lugar de trabajar con bloques, se utilizarán
estados controlados por un divisor de frecuencias para saber en todo momento el estado
actual del sistema.
Para esto, en la arquitectura se de�nen señales para representar los estados presentes
y siguientes, así como constantes numéricas para representarlos. Posteriormente, se realiza el
divisor de frecuencia con el reloj de la FPGA; validando que, si el reset está en 1, el estado
actual será e0, y de lo contrario, el estado presente será el siguiente. Posteiormente, se tiene el
process que vigilará con el estado presente cuál es el estado siguiente que corresponde al
sistema modelado por medio de una estructura case.
Figura 9. Código del segundo ejercicio.
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Figura 10. Salida de la simulación del segundo ejercicio.
4. Conclusiones
Por medio de estos ejercicios se abordó nuevamente las 2 distintas formas que se tienen para
analizar y solucionar un problema. Cómo se ha observado contínuamente, la primer
metodología permite una escritura más compacta; al costo de tener un planteamiento más
elaborado y correctamente plani�cado para evitar errores de compilación (TOPs, cables,
elemento combinaciones y memoria Flip-Flop).
El segundo método es mucho más intuitivo y sencillo de codi�car, sin embargo, el
código resultante resulta un tanto complicado de comprender si no se lleva un análisis
adecuado. A pesar de ello, presenta la ventaja de evitar crear tablas de transición, simpli�car
e implementar Flip-Flops.
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Por último, es posible concluir que ambos métodos presentan ventajas y desventajas
para la implementación de sistemas secuenciales. En este caso, considero que para los
objetivos del ejercicio el método funcional es más sencillo de asimilar y permite visualizar de
mejor forma la transición de estados. Sin embargo, es posible que para sistemas más
complejos esta metodología no sea la más adecuada.
Referencias
Araya, R. (2006). Sistemas Combinacionales y Sistemas Secuenciales. U.T Federico
Santa María. Recuperado el 19 de septiembre de 2022 en:
https://users.dcc.uchile.cl/~clgutier/Capitulo_4.pdf
Fonseca, E. (2020). EJ61. Recuperado el 19 de septiembre de 2022 en:
https://www.youtube.com/watch?v=xixAjP_2YIQ
Fonseca, E. (2020). EJ62. Recuperado el 19 de septiembre de 2022 en:
https://www.youtube.com/watch?v=xixAjP_2YIQ
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https://users.dcc.uchile.cl/~clgutier/Capitulo_4.pdf
https://www.youtube.com/watch?v=xixAjP_2YIQhttps://www.youtube.com/watch?v=xixAjP_2YIQ