Laboratorio 06-ELECTRONICA DIGITAL-2020-I

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Universidad Nacional de la Facultad de Ingeniería de 
 Amazonia Peruana Sistemas e Informática 
 
 
 
 
 
 
 
UNIVERSIDAD 
NACIONAL DE LA 
AMAZONIA PERUANA 
 
 
 
 
FACULTAD DE INGENIERIA 
 
DE SISTEMA E INFORMATICA 
 
LABORATORIO DE ELECTRÓNICA DIGITAL 
 
 
GUIA - INFORME Nº 6 
 
 ASIGNATURA : ELECTRONICA DIGITAL 
 
TEMA : DISEÑO ELECTRONICO CON FLIP-FLOPS 
 REGISTROS SIPO y PIPO 
 
 PROFESOR : 
 
 GRUPO : 
 
 ALUMNO : 
 
 CODIGO : 
 
 
NOTA: 
 
 
 
 
 FECHA EXP. : SEMEST. ACADE. 2020-I 
 
 
 
 
 
2 
 
6to Laboratorio 
Tema: Diseño electrónico con Flip Flops 
Objetivo: Proporcionar al alumno conocimientos sobre el diseño y 
funcionamiento de los siguientes registros: 
- SIPO (Serial Input-Parallel Output) 
- PIPO (Parallel Input-Parallel Output). 
 Así mismo se proporcionara conocimientos en el diseño y 
funcionamiento de los contadores síncronos y asíncronos que 
funcionan de la siguiente forma: 
- Ascendente (UP) 
- Descendente (DOWN) 
- Ascendente y descendente (UP/DOWN) 
Equipos y Materiales: 
- Multímetro 
- Modulo Digital 
- Cable de Fuente y de conexión 
 - Kit de componentes digitales. 
 EXPERIENCIA No 1: Registro SIPO 
1. Construir el siguiente circuito que es un registro SIPO (Serial Input-Parallel 
Output) de 4 bits, en el cual los datos ingresan de manera serial y salen de 
forma paralela. 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
Observar la manera en que la data ingresa serialmente y la forma como sale 
paralelamente. 
 
 
 
3 
 
EXPERIENCIA No 2: Registro PIPO 
2. Ahora construiremos un registro PIPO (Parallel Input-Parallel Output) en 
base a los FF – D (74LS74), para lo cual desarrollaremos el siguiente 
circuito. De manera análoga este circuito secuencial posee datos de entrada 
en forma paralela y salida de manera paralela. 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
EXPERIENCIA No 3: Contador Ascendente 
3. Diseñe un contador ascendente (UP) de 3 bits asíncronos usando FF –JK, a 
partir de la tabla de verdad siguiente: 
Tabla de Verdad del Contador UP 
DECIMAL QC QB QA 
0 0 0 0 
1 0 0 1 
2 0 1 0 
3 0 1 1 
4 1 0 0 
5 1 0 1 
6 1 1 0 
7 1 1 1 
0 0 0 0 
 
 
 
4 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
EXPERIENCIA No 4: Contador Descendente 
4. Diseñe un contador Descendente (DOWN) de 3 bits asíncronos usando FF 
–JK, a partir de la tabla de verdad siguiente: 
 Tabla de Verdad del Contador UP 
DECIMAL QC QB QA 
7 1 1 1 
6 1 1 0 
5 1 0 1 
4 1 0 0 
3 0 1 1 
2 0 1 0 
1 0 0 1 
0 0 0 0 
7 1 1 1 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
5 
 
EXPERIENCIA No 5: Contador Ascendente/Descendente 
5. Diseñe un contador UP / DOWN de 3 bits asíncronos con pin de control 
usando FF –JK, para este diseño debemos de unir la experiencia 3 y 4 antes 
trabajados acondicionándole una entrada de control, a partir de la tabla de 
verdad siguiente: 
Tabla de Verdad del Contador UP/DOWN con pin de control (C) 
DECIMAL CONTROL QC QB QA 
0 0 0 0 0 
1 0 0 0 1 
2 0 0 1 0 
3 0 0 1 1 
4 0 1 0 0 
5 0 1 0 1 
6 0 1 1 0 
7 0 1 1 1 
0 0 0 0 0 
7 1 1 1 1 
6 1 1 1 0 
5 1 1 0 1 
4 1 1 0 0 
3 1 0 1 1 
2 1 0 1 0 
1 1 0 0 1 
0 1 0 0 0 
7 1 1 1 1 
 
Aplicando Karnaugh, tenemos las siguientes ecuaciones de entrada: 
 QC = Qc * C´ + Qc´*C 
 QB = Qb*C´ + Qb´*C 
 QA = Qa*C´ + Qa´*C 
De acuerdo a las ecuaciones, desarrollamos el siguiente circuito: 
 
 
6 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
EXPERIENCIA No 6: Contador Ascendente Síncrono de 2 Bits 
6. Para esta experiencia desarrollaremos un contador ascendente síncrono de 2 
bits usando 2 FF – JK, donde para poder hallar nuestras ecuaciones para 
hacer las conexiones de los respectivos FF, haremos uso de la tabla de 
excitación del FF - JK 
 
 
 
 
 
Tabla de Verdad del Circuito Secuencial Síncrono de 2 bits 
 
DECIMAL QBn QAn QBn+1 QAn+1 
0 0 0 0 1 
1 0 1 1 0 
2 1 0 1 1 
3 1 1 0 0 
Ponemos al alcance la tabla de excitación, que nos permitirá hallar los valores 
de J y K para que se pueda completar el cuadro de diseño final 
 
0 1 2 3 
 
 
7 
 
Tabla de excitación del Flip-Flop JK 
 
Qn Qn+1 J K 
0 0 0 X 
0 1 1 X 
1 0 X 1 
1 1 X 0 
 
Usando la tabla de excitación anterior, completamos la tabla de verdad del 
contador ascendente síncrono. 
 
Tabla de estado del contador ascendente síncrono de 2 bits 
 
DECIMAL QBn QAn QBn+1 QAn+1 JB KB JA KA 
0 0 0 0 1 0 X 1 X 
1 0 1 1 0 1 X X 1 
2 1 0 1 1 X 0 1 X 
3 1 1 0 0 X 1 X 1 
 
Usando los mapas de Karnaugh, tenemos las siguientes ecuaciones 
características: 
 JB = QA KB = QA 
 JA = 1 KA= 1 
Con ello obtenemos el siguiente circuito final: 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
	LABORATORIO DE ELECTRÓNICA DIGITAL
	EXPERIENCIA No 3: Contador Ascendente
	EXPERIENCIA No 4: Contador Descendente
	EXPERIENCIA No 5: Contador Ascendente/Descendente
	EXPERIENCIA No 6: Contador Ascendente Síncrono de 2 Bits