sumador binario

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EL sumador es un circuito digital que realiza la adici n de n meros. En muchas � �
computadoras y otros tipos de procesadores se utilizan sumadores en las unidades 
aritm ticas l gicas. Tambi n se utilizan en otras partes del procesador, donde se � � �
utilizan para calcular direcciones, ndices de tablas, operadores de incremento y �
decremento y operaciones similares.
Aunque los sumadores se pueden construir para muchas representaciones num ricas, �
tales como decimal codificado en binario o exceso-3, los sumadores m s comunes �
funcionan en n meros binarios. En los casos en que se utiliza el complemento a dos �
o el complemento a uno para representar n meros negativos, es trivial modificar un �
sumador para convertirlo en un sumador-restador. Otras representaciones de n meros �
con signo requieren m s l gica alrededor del sumador b sico.� � �
ndice�
1 Sumadores binarios
1.1 Semisumador
1.2 Sumador completo
1.3 Sumadores que soportan varios bits
1.3.1 Sumadores con propagaci n de acarreo�
1.3.2 Sumadores con anticipaci n de acarreo�
1.3.3 Sumadores con acarreo almacenado
1.4 Compresores de 3:2
2 Referencias
3 V ase tambi n� �
4 Enlaces externos
Sumadores binarios
Semisumador
Esquema de un semisumador
El semisumador suma dos d gitos binarios simples A y B, denominados sumandos, y sus�
salidas son Suma (S) y Acarreo (C). La se al de acarreo representa un �
desbordamiento en el siguiente d gito en una adici n de varios d gitos. El dise o � � � �
m s simple de semisumador, representado a la derecha, incorpora una puerta XOR para�
S y una puerta AND para C. Dos semisumadores pueden ser combinados para hacer un 
sumador completo, a adiendo una puerta OR para combinar sus salidas de acarreo.1? �
La tabla de verdad para el semisumador se detalla seguidamente:
Funcionamiento de un semisumador
Entradas Salidas
A B C S
0 0 0 0
1 0 0 1
0 1 0 1
1 1 1 0
Diagrama l gico de un sumador completo�
Funcionamiento de un sumador completo
Sumador completo
Un sumador completo suma n meros binarios junto con las cantidades de acarreo. Un �
sumador completo de un bit a ade tres bits, a menudo escritos como A, B y Cin �
siendo A y B son los sumandos y Cin es el acarreo que proviene de la anterior etapa
menos significativa. 1? El sumador completo suele ser un componente de una cascada 
de sumadores, que suman 8, 16, 32, etc. n meros binarios de bits. El circuito �
produce una salida de dos bits, al igual que el semisumador, denominadas acarreo de
salida (Cout) y suma S.
Un sumador completo se puede implementar de muchas maneras diferentes, tales como 
con un circuito a transistores o compuesto de otras puertas. Un ejemplo de 
implementaci n es expresado con las siguientes ecuaciones:�
{\displaystyle {\Biggl \{}{\begin{array}{ll}S&=&A\oplus B\oplus 
C_{in}\\C_{out}&=&(A\cdot B)+C_{in}\cdot (A+B)\end{array}}} {\displaystyle 
{\Biggl \{}{\begin{array}{ll}S&=&A\oplus B\oplus C_{in}\\C_{out}&=&(A\cdot B)
+C_{in}\cdot (A+B)\end{array}}}
En esta implementaci n, la puerta OR final antes del acarreo de salida puede ser �
reemplazada por una puerta XOR sin alterar la l gica resultante. El uso de s lo dos� �
tipos de compuertas es conveniente si el circuito se est implementando usando �
circuitos integrados que contienen s lo un tipo de puerta.�
Se puede construir un sumador completo a partir de dos semisumadores conectando las
entradas A y B a la entrada de un primer semisumador, conectando su salida de suma 
a una de las entradas del segundo semisumador, conectando el acarreo de entrada Cin
a la otra entrada y conectando los acarreos de salida de los semisumadores a una 
puerta OR. La ruta cr tica de un sumador completo recorre ambas puertas XOR y hasta�
llegar a la salida S. Suponiendo que una puerta XOR tenga un retardo D, el retardo 
total por el camino cr tico de un sumador completo es igual a:�
{\displaystyle T_{SC}=2\times T_{XOR}=2D} {\displaystyle T_{SC}=2\times T_{XOR}=2D}
En cambio, la ruta cr tica para la se al de acarreo recorre una puerta XOR, una AND� �
y otra OR. Si cada una de estas puertas digitales presenta un retardo D, el retardo
total es:
{\displaystyle T_{SC}=T_{XOR}+T_{AND}+T_{OR}=3D} {\displaystyle T_{SC}=T_{XOR}
+T_{AND}+T_{OR}=3D}
La tabla de verdad del sumador completo es la siguiente:
Entradas Salidas
A B Cin Cout S
0 0 0 0 0
0 0 1 0 1
0 1 0 0 1
0 1 1 1 0
1 0 0 0 1
1 0 1 1 0
1 1 0 1 0
1 1 1 1 1
Sumadores que soportan varios bits
Sumador de acarreo serie de 4 bits, construido con 4 sumadores completos
Sumadores con propagaci n de acarreo�
Un sumador con propagaci n de acarreo, tambi n denominado sumador de acarreo serie,� �
es aquel constituido por varios sumadores completos en los cuales el acarreo de 
salida se conecta a la entrada de acarreo del sumador siguiente. Sin embargo, puede
observarse que el primero de los sumadores puede ser reemplazado por un semisumador
suponiendo que el acarreo de entrada Cin es cero.
El esquema de un sumador de acarreo serie es sencillo, lo que implica un corto 
tiempo de dise o; sin embargo, el sumador es relativamente lento ya que cada etapa �
debe esperar que se calcule un acarreo de entrada de la etapa previa. El retardo de
propagaci n puede ser f cilmente calculado por un inspecci n del esquema circuital.� � �
Cada sumador completo requiere tres niveles de l gica. En un sumador de acarreo �
serie de 32 bits, existen 32 sumadores completos de modo que el retardo en la ruta 
cr tica (en el peor de los casos) es de 3 X 31 (desde la primera etapa hasta la �
ltima) sumando 2 retardos m s en el ltimo sumador, dando un total de 95 veces el � � �
retardo de una puerta l gica. La ecuaci n general que expresa el retardo � �
{\displaystyle T_{SPA}} {\displaystyle T_{SPA}} para el peor de los casos, para un 
sumador de n bits, es:
{\displaystyle T_{SPA}=(n-1)\times T_{C}+T_{S}=3D\times (n-1)+2D=(3n-1)\times D} 
{\displaystyle T_{SPA}=(n-1)\times T_{C}+T_{S}=3D\times (n-1)+2D=(3n-1)\times D}
Un arreglo alternativo que puede ser aproximadamente el doble de r pido, es un �
dise o implementado con polaridades de acarreo alternadas y un arreglo optimizado �
de puertas l gicas AND-OR-Inversor.2?�
Sumador de 4 bits de acarreo anticipado
Sumadores con anticipaci n de acarreo�
Para reducir el tiempo de c lculo, fueron creados los llamados sumadores con �
anticipaci n de acarreo. Funcionan creando dos se ales (P y G) para cada posici n � � �
de bit, bas ndose en si un acarreo se propaga a trav s de una posici n de bit menos� � �
significativa (al menos una entrada es un 1), generada en esa posici n de bit �
(ambas entradas son 1) o es nulo en esa posici n de bit (ambas entradas son 0). En �
la mayor a de los casos, P es simplemente la suma de salida de un semisumador y G �
es la salida de acarreo de ste. Despu s de que se generen P y G, se crean los � �
acarreos para cada posici n de bit. Algunas arquitecturas avanzadas de acarreo �
anticipado son la cadena de acarreo de M nchester, el sumador de Brent-Kung y el �
sumador de Kogge-Stone.
Algunas otras arquitecturas de sumador de varios bits dividen el sumador en 
bloques. Es posible variar la longitud de estos bloques bas ndose en el retardo de �
propagaci n de los circuitos para optimizar el tiempo de c lculo. Estos sumadores � �
basados en bloques incluyen el sumador de salto de acarreo (o desv o de acarreo) �
que determinar los valores de P y G para cada bloque en lugar de cada bit, y el �
sumador de selecci n de acarreo que genera previamente los valores de suma y �
acarreo para cualquier posible acarreo de entrada al bloque, utilizando 
multiplexores para seleccionar el resultado apropiado cuando se conoce el bit de 
acarreo.
Mediante la combinaci n de m ltiples sumadores de acarreo anticipado, se pueden � �
crear sumadores m s grandes, lo cual puede ser hecho en varios niveles. Otros �
dise os de sumadores incluyen el sumador de selecci n de acarreo, el sumador de � �
suma condicional, el sumador de salto de acarreo y el sumador de acarreo completo.
Sumadores con acarreo almacenado
Si un circuito de adicin se usa para calcular la suma de tres o m s n meros, puede� � �
ser ventajoso no propagar el resultado de acarreo. En su lugar, se utilizan 
sumadores de tres entradas, generando dos resultados: una suma y un acarreo. La 
suma y el acarreo pueden ser introducidos en dos entradas del sumador posterior de 
3 n meros sin tener que esperar la propagaci n de una se al de acarreo. Despu s de � � � �
todas las etapas de adici n, sin embargo, se debe usar un sumador convencional (tal�
como el de propagaci n de acarreo o de acarreo anticipado) para combinar los �
resultados finales de suma y acarreo.
Compresores de 3:2
Podemos ver un sumador completo como un compresor con p rdidas en relaci n de 3 a � �
2: suma tres entradas de un bit y devuelve el resultado como un solo n mero de dos �
bits; es decir, que asigna 8 posibles valores de entrada a 4 valores de salida. 
As , por ejemplo, una entrada binaria de 101 da como resultado una salida de 1 + 0 �
+ 1 = 10 (n mero decimal 2). El acarreo de salida representa el bit uno del �
resultado, mientras que la suma representa el bit cero. Igualmente, se puede 
utilizar un semisumador como un compresor con p rdidas 2 a 2, comprimiendo cuatro �
entradas posibles en tres salidas posibles. Tales compresores se pueden utilizar 
para acelerar la suma de tres o m s sumandos. Si los sumandos son exactamente tres,�
el dise o se conoce como sumador de acarreo guardado. Si los sumandos son cuatro o �
m s, es necesaria m s de una capa de compresores, y hay varios posibles dise os � � �
para el circuito: los m s comunes son los rboles de Dadda y Wallace. Este tipo de � �
circuito se utiliza principalmente en multiplicadores, por lo que estos circuitos 
tambi n se conocen como multiplicadores de Dadda y Wallace.�
Referencias
 Floyd, Thomas L. 6: Functions of Combinational Logic . Digital Fundamentals, � �
Global Edition (en ingl s) (11 edici n). Harlow, Inglaterra, Reino Unido: Pearson � �
Education Limited. p. 316. ISBN 9781292075983.
 Burgess, Neil (27 de julio de 2011). Fast Ripple-Carry Adders in Standard-Cell �
CMOS VLSI (en ingl s). IEEE. Consultado el 29 de marzo de 2017.� �