memoria_cache_principal

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Area Académica: Sistemas Computacionales 
 
Tema: Memoria Caché y memoria principal 
 
Profesor: Raúl Hernández Palacios 
 
Periodo: 2011 
 
Keywords: Memory, cache memory. 
Tema: Memoria caché y memoria principal 
 
Abstract: You need to know the constitution of the 
cache and how you interact with the main memory, 
to know the modes of transfer between them. This 
paper presents a brief description of how to operate 
the cache. 
 
 
Keywords: Memory, cache memory. 
 
Transferencias entre memoria principal y memoria 
caché: 
CPU Caché 
Memoria 
Principal 
Transferencia de 
palabras 
Transferencia de 
bloques 
Objetivo de la memoria caché: 
 
Lograr que la velocidad de la memoria principal sea 
lo más rápida posible, consiguiendo al mismo tiempo 
un tamaño grande al precio de memorias 
semiconductoras menos costosas. 
 
Constitución de la memoria principal: 
 
. 
. 
. 
Longitud 
De 
palabra 
0 
1 
2 
3 
2n - 1 
Bloque 
Bloque 
(K 
palabras) 
Dirección 
de 
memoria 
La memoria principal consta 
de hasta 2n palabras 
direccionables, cada palabra 
tiene una única dirección de n 
bits. La memoria se divide en 
un número de bloques de 
longitud fija, de k palabras 
por bloque: es decir, hay M = 
2n / K bloques. 
Constitución de la memoria caché: 
 
. 
. 
. 
0 
1 
2 
C - 1 
Número 
de línea 
Etiqueta Bloque 
Longitud de 
bloque 
(K palabras) 
La caché la forman C líneas, cada línea de K 
palabras, más una etiqueta de bits, en cada línea de 
caché reside un bloque de la memoria principal, la 
etiqueta es para hacer referencia al bloque que 
almacena. 
Operación de lectura de la palabra NO 
 
Inicio 
Recibe la dirección 
NO de la CPU 
¿Está en caché el bloque 
que contiene RA? 
¿Está en caché el bloque 
que contiene RA? 
Inicio 
¿Está en caché el bloque 
que contiene NO? 
Captar la palabra NO 
y entregarla a la CPU 
Acceso a la memoria principal 
para obtener el bloque que 
contiene NO 
Asignar línea de caché 
para el bloque de memoria 
principal 
Recibe la dirección 
NO de la CPU 
Recibe los datos 
NO de la CPU 
Inicio 
Organización típica de caché 
 
Procesador Caché 
Dato 
Direcciones 
Buffer de 
datos 
Buffer de 
direcciones 
B
u
s 
d
e
 s
is
te
m
a
 
Control Control 
Acierto en caché 
 
Procesador Caché 
Dato 
Direcciones 
Buffer de 
datos 
Buffer de 
direcciones 
B
u
s 
d
e
 s
is
te
m
a
 
Comunicación 
Dato 
Dato 
Fallo de caché 
 
Procesador Caché 
Dato 
Direcciones 
Buffer de 
datos 
Buffer de 
direcciones 
B
u
s 
d
e
 s
is
te
m
a
 
1.- Se carga la 
dirección en el 
bus de sistema 
2.- El dato se 
carga a la caché y 
al procesador 
mediante el buffer 
de datos. 
Dato 
Dato 
D
a
to
 
Bibliografía 
 
 Arquitectura de Computadoras 3ED, Morris Mano; Editorial 
Prentice Hall. 
 
 Arquitectura de Computadores, J. Ortega, M. Anguita, A. Prieto; 
Editorial Paraninfo.