Clase_14

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ESTADOS EQUIVALENTES
1
Estados equivalentes.
Importancia de los estados equivalentes.
Eliminación de estados equivalentes. 
Ejemplos.
Registros.
Tipos de registros.
Contadores.
Tipos de contadores. 
CONTENIDO DE LA CLASE Nº 14
222
DISEÑO DE CIRCUITOS SECUENCIALES: ESTADOS EQUIVALENTES
“Dos estados son equivalentes si, para cada miembro del conjunto de variables de entrada entradas, dan exactamente la misma salida y pasan el circuito al mismo estado o a un estado equivalente”.
3
“Se dice que dos estados(P,Q) son equivalentes si al aplicar al circuito una secuencia de entrada =X1X2…Xk de cualquier longitud k, empezando en el estado inicial P, se obtiene exactamente la misma respuesta Z1Z2…Zk que obtendríamos si Q fuera el estado inicial ”
ESTADOS EQUIVALENTES
4
IMPORTANCIA DE LOS ESTADOS EQUIVALENTES
Si dos estados son equivalentes, uno de ellos puede eliminarse sin alterar las relaciones de entrada-salida.
La eliminación de estados redundantes es importante ya que supone la disminución del número de F-F que debe ser utilizado para realizar el circuito secuencial sincrónico.
5
ELIMINACIÓN DE ESTADOS EQUIVALENTES
 “TABLA DE IMPLICACIÓN”
 herramienta que Permite comparar cada par de estados en busca de una posible equivalencia.
 Los pares no equivalentes se van eliminando sistemáticamente, hasta quedar solo los equivalentes.
6
EJEMPLO 1
	ESTADO ACTUAL	SIGUIENTE ESTADO		SALIDA	
		X=0	X=1	X=0	X=1
	a	a	b	0	0
	b	c	d	0	0
	c	a	d	0	0
	d	e	f	0	1
	e	a	f	0	1
	f	g	f	0	1
	g	a	f	0	1
7
TABLA DE IMPLICACIÓN
	a,c
b,d					
	b,d	a,c				
	X	X	X			
	X	X	X	a,e		
	X	X	X	e,g
√	a,g	
	X	X	X	e,a	√	a,g
b
c
d
e
f
g
a
b
c
d
e
f
8
TABLA DE ESTADOS REDUCIDA
	ESTADO ACTUAL	SIGUIENTE ESTADO		SALIDA	
		X=0	X=1	X=0	X=1
	a	a	b	0	0
	b	c	d	0	0
	c	a	d	0	0
	d	e	d	0	1
	e	a	d	0	1
9
EJEMPLO 2
	ESTADO ACTUAL	ENTRADA	SIGUIENTE ESTADO	SALIDA
	a
	0	d	0
		1	c	
	b
	0	f	0
		1	h	
	c
	0	e	1
		1	d	
	d
	0	a	0
		1	e	
	e
	0	c	1
		1	a	
	f
	0	f	1
		1	b	
	g
	0	b	0
		1	h	
	h
	0	c	1
		1	g	
10
TABLA DE IMPLICACIÓN
	d,f
c,h						
	X	X					
	a,d
e,c √	a,f
e,h	X				
	X	X	a,d
c,e √	X			
	X	X	e,f
d,b	X	c,f
a,b		
	d,b
c,h	f,b	X	a,b
e,h	X	X	
	X	X	e,c
d,g	X	a,g	f,c
b,g	X
b
c
d
e
f
g
h
a
b
c
d
e
f
g
11
12
TABLA REDUCIDA
	ESTADO ACTUAL	ENTRADA	SIGUIENTE ESTADO	SALIDA
	a	0	a	0
		1	c	
	b	0	f	0
		1	h	
	c	0	c	1
		1	a	
	f	0	f	1
		1	b	
	g	0	b	0
		1	h	
	h	0	c	1
		1	g	
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REGISTROS
Grupo de FF´s capaces de realizar dos funciones básicas: escritura y lectura (transmisión o corrimiento).
Como los registros son arreglos de FF´s, hay que tener en cuenta que las entradas asíncronas y las entradas de reloj operan de la misma forma que en estos circuitos. Por esta razón el tiempo que dure el movimiento de los datos en el REGISTRO depende de la interconexión de los FF´s, de la lógica adicional que se utilice y de la señal de reloj.
La capacidad de almacenamiento de un REGISTRO es el número total de bits que este pueda contener.
Por su funcionalidad y operatividad, los REGISTROS son comúnmente usados como un dispositivo de almacenamiento temporal.
Dispone de 2 operaciones básicas:
Escritura: implica la entrada de datos
Lectura: hace referencia a la salida de datos 
En estas 2 funciones se presentan cuatro formas :
Serie/serie (SS): escritura en serie, lectura en serie
 Serie/paralelo (SP): escritura en serie, lectura en paralelo
 Paralelo/serie (PS): escritura en paralelo, lectura en serie
Paralelo/ paralelo (PP): escritura en paralelo, lectura en paralelo
 
14
REGISTRO SERIE/SERIE
El almacenamiento de datos se realiza sobre una sola línea de entrada y el movimiento de cada bit del dato dentro del registro se efectúa por la aplicación de un pulso de reloj.
La entrada de datos de un FF debe estar conectada a la salida del FF inmediatamente anterior con excepción del FF que recibe el dato en primera instancia, la entrada de CLK de cada FF debe ser controlada por un mismo reloj.
15
REGISTRO SERIE/SERIE
Dato de entrada
				
D3
Y3
CLK
				
D2
Y2
CLK
D1
Y1
CLK
D0
Y0
CLK
Dato de salida
1
0
1
1
X4
X3
X1
X2
1
1
0
1
0
1
1
1
0
1
0
1
0
0
1
0
1
1
X1
1
X4
X2
X3
1
0
1
La lectura de todos los bits del dato 
se visualizan sobre una sola línea 
de salida
16
REGISTRO SERIE/PARALELO
El almacenamiento de datos se realiza sobre una sola línea de entrada y el movimiento de cada bit del dato dentro del registro se efectúa por la aplicación de un pulsos de reloj. 
La entrada de datos de un FF debe estar conectada a la salida del FF inmediatamente anterior, con excepción del FF que recibe el dato en primera instancia, la entrada de CLK de cada FF debe estar controlada por un mismo reloj.
17
REGISTRO SERIE/PARALELO
Dato de entrada
D3
Y3
CLK
D2
Y2
CLK
D1
Y1
CLK
D0
Y0
CLK
Datos de salida
X4
X3
X1
X2
0
1
1
1
	
	
	
	
X4
X1
X3
X2
0
0
0
0
0
0
0
0
1
1
1
1
0
1
1
1
1
1
La lectura de todos los bits del dato de entrada se visualizan en cada una de las salidas del registro, cuando se hayan completado N pulsos de reloj, donde N es el número de bits del dato.
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REGISTRO PARALELO/SERIE
El almacenamiento de datos se realiza utilizando las entradas asíncronas PRESET y RESET de cada uno de los FF´s del registro, manejando una lógica que permita que las salidas de cada FF dependan únicamente de las entradas asíncronas independientemente de la entrada de control del reloj.
La entrada de datos de cada FF debe estar conectada a la salida del FF inmediatamente anterior, como en los registros serie/serie y serie/paralelo con la diferencia de que en los anteriores registros las entradas PRESET y RESET son utilizadas para cargar el dato.
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REGISTRO PARALELO/SERIE
 
Entrada paralela
				
D
Q
CLK
PRE
CLR
Salida serial
	
	
	
	
D
Q
CLK
PRE
CLR
D
Q
CLK
PRE
CLR
D
Q
CLK
PRE
CLR
Entrada serial
Vcc
D0
D1
D2
D3
P0
P1
P2
P3
Carga de datos paralelos
1
1
1
0
0
1
0
1
1
0
0
1
0
1
1 1
1 0
1 1
1 1
1 0
1 1
1 0
1 0
Transmisión serial
1
1
0
1
0
1
1
1
0
1
0
0
1
1
1
0
20
REGISTRO PARALELO/PARALELO
Los FF´s del registro almacenan los datos empleando las entradas D y la señal de reloj.
Igualmente se puede hacer utilizando las entradas PRESET y RESET, todos los bits del dato serán cargados o almacenados, al mismo tiempo.
El movimiento depende de la entrada CLK, y se realiza simultáneamente para todos los bits del dato.
La transferencia en paralelo depende únicamente de un pulso, ya sea de señal de reloj o carga.
21
REGISTRO PARALELO/PARALELO
Datos de entrada
D3
Y3
CLK
D2
Y2
CLK
D1
Y1
CLK
D0
Y0
CLK
Datos de salida
	
	
	
	
Q1
Q4
Q2
Q3
	
	
	
	
D4
D3
D2
D1
1
1
1
0
1
1
0
1
22
Conjunto de flip-flops conectados entre si para 
realizar la operación de recuento.
Los contadores pueden ser sincrónicos o 
asincronícos, dependiendo del modo en que se 
aplique la señal de reloj 
Los contadores sincrónicos se diseñan con 
base en el procedimiento visto previamente.
Ejemplo: diseñar un contador binario de 2 bits.
CONTADORES
23
CONTADOR JOHNSON
Es un contador cuya salida se llenará de unos de derecha a izquierda y luego se llenará de nuevo de ceros en forma repetitiva.
Con n flip-flops, un contador Johnson es capaz de codificar 2n estados
000
001
011
111
110
100
E1
E2
E3
E4
E6
E5
24
CONTADOR BCD SÍNCRONO
1
J0 Q0
 FF0
K0 Q0’
J1 Q1
 FF1
K1 Q1’
J2 Q2
 FF2
K2 Q2’
J3 Q3
 FF3
K3 Q3’
CLK
Q0
Q1
Q2
Q3
25
26
CONTADOR BCD SÍNCRONO
1 2 3 4 5 6 7 8 9 10
I
I
I
I
I
I
I
I
I
I
I
I
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I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
II
I
I
I
I
I
I
I
I
I
I
I
I
I
I
0 1 0 1 0 1 0 1 0 1 0
0 0 1 1 0 0 1 1 0 0 0
0 0 0 0 1 1 1 1 0 0 0
0 0 0 0 0 0 0 0 1 1 0
CLK
Q0
Q1
Q2
Q3
CONTADORES EN CASCADA
	Los contadores se pueden conectar para conseguir trabajar con módulos mayores. En esencia, conexión en cascada significa que la salida de la última etapa de un contador excita la entrada del siguiente contador.
28
EJEMPLO: reloj digital de 12 horas
Circuito de conforma-ción de onda 
CTR DIV 10
>C
CTR DIV 6
EN
>C
C<
BCD/7-SEG
CTR DIV 10
 EN
 C<
CTR DIV 10
 EN
 C<
CTR DIV 6
 EN
 C< 
CTR DIV 10
 EN
 C<
CTR DIV 6
 EN
 C<
BCD/7-SEG
BCD/7-SEG
BCD/7-SEG
BCD/7-SEG
BCD/7-SEG
 
 
 
 
 
 
FF
Q
Contador de horas
Contador de minutos (div por 60)
Contador de segundos (div por 60)
60 Hz ac
60 Hz
1 Hz
división por 60
HORAS
MINUTOS
SEGUNDOS
(0-1)
(0-9)
(0-9)
(0-9)
(0-5)
(0-5)
EJEMPLO: reloj digital de 12 horas
SR CTR DIV 10
CEP
CET TC=9
>C 
SR CTR DIV 6
CEP
CET
>C
ALTO
CLK
Q3 Q2 Q1 Q0
Q3 Q2 Q1 Q0
Unidades
Decenas
Decodifica-dor del 59
Decodifica-dor del 6