CONVERTIDORES ANALOGO-DIGITAL

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Convertidores A/D.- 1
CONVERTIDORES ANALOGO-DIGITAL 
 
CONVERTIDOR A/D DE COMPARADOR EN PARALELO 
Tratemos ahora de los sistemas empleados para convertir una entrada analógica en 
salida digital. Se observará que los convertidores A/D son generalmente sistemas complejos 
e intrincados. Por tanto, a diferencia de la situación que prevalece con los convertidores 
D/A, ordinariamente no es posible presentar un diagrama esquemático detallado. En su 
lugar explicaremos los convertidores A/D en términos de sus bloques básicos digitales y 
analógicos que ya hemos descrito. Estos bloques básicos incluyen puertas, flip-flops, 
registros, contadores, convertidores D/A, comparadores, etc. Hay que señalar además que 
hay muchos esquemas posibles para la conversión A/D y muchas variaciones posibles 
dentro de cada esquema. El gran número de convertidores A/D descritos en la literatura (un 
buen número de los cuales existen en el mercado) es fruto de la constancia y de la 
imaginación que los ingenieros han dedicado a resolver el problema. En esta sección y en 
las siguientes describiremos varios sistemas representativos. 
 
Figura 1.- Un convertidor A/D comparador. 
 Convertidores A/D.- 2
 
En el convertidor A/D comparador representado en la figura 1 el margen de la 
entrada analógica se extiende desde 0 hasta Vo y está provista una salida digital de 3 bits. 
 La relación entre la salida digital y la entrada analógica está representada en la 
figura 2. La entrada analógica se clasifica en ocho gamas o márgenes. Seis de estos 
márgenes abarcan un intervalo S = V0 / 7. Los otros dos márgenes, en los extremos, se 
extienden en el intervalo S/2 = V0 / 4. Cuando la entrada analógica se encuentra dentro del 
margen más bajo desde 0 hasta V0 / 14, la salida del convertidor A/D debe ser 000, como se 
indica. También tal como se indica, si la salida digital tuviese que ser reconvertida a una 
tensión analógica, por un convertidor D/A por ejemplo, la lectura analógica sería 0 V. Por 
tanto, en la conversión A/D ha sido introducido un error, el error de cuantificación. En este 
margen más bajo el error es como mucho igual a S/2 = V0/14. Análogamente, cuando la 
entrada pertenece al margen S que se extiende de V0/14 a (3 Vo)/14, la salida digital 
correspondiente será 001. Este 001 será interpretado como representante de la tensión 
analógica V0/7 = 2 V0/14. Por consiguiente, en este intervalo el error de cuantificación 
nunca será mayor que S/2 = V0/14 cualquiera que sea la gama en que caiga la entrada. 
Ahora podemos ver que la finalidad por la cual se ajustan los intervalos como en la figura 2 
es conseguir que en toda la gama de entrada de 0 a V0 el error máximo de cuantificación 
sea el mismo. 
Se recordará que un comparador es un dispositivo que tiene dos entradas (una 
entrada de referencia y una entrada de señal) y una sola salida. Cuando la entrada de señal 
es menor que la tensión de entrada de referencia, la salida del comparador está en 0 lógico. 
Cuando la señal es más alta que la referencia, la salida está en 1 lógico. Un convertidor A/D 
comparador con N bits de, salida requiere 2N –1 comparadores. Para el sistema de 3 bits de 
la figura 1 se emplean siete comparadores Cl a C7. 
 
Figura 2.- Una tensión analógica unipolar es dividida en intervalos ya éstos se les 
asignan representaciones digitales de manera que se asegure un error de 
cuantificación máximo uniforme en todo el margen. 
 Convertidores A/D.- 3
Si la tensión analógica Va está en el margen 0 a 1/14 Vo, todos los niveles lógicos 
de salida del comparador serán 0, es decir Cl C2 C3 C4 C5 C6 C7 = 0000000. Si Va está en el 
margen 1/14 Vo a 3/14 Vo, entonces ClC2C3C4C5C6C7 = 1000000, etcétera. Estas salidas del 
comparador serán transferidas a las salidas de 7 flip- fiops del registro cuando ocurre un 
impulso de reloj. Finalmente, como en la figura 1, el registro es seguido por un 
decodificador que convierte las indicaciones del registro en un código binario unipolar de 3 
bits. Se puede comprobar que el decodificador indicado en la figura 1 asigna realmente 
palabras de código de salida de 3 bits de la manera requerida en la figura 2. 
 
Ejemplo 1.- Si el convertidor A/D comparador representado en la figura 1 debe convertir 
tensiones analógicas variables entre –Vo y +Vo en aritmética de complemento a dos, 
determinar las tensiones de referencia en cada entrada de comparador. Ilustrar el resultado 
utilizando una tabla similar a la de la figura 2. Suponer salida de 3 bits. 
 
SOLUCIÓN Cuando la salida del convertidor A/D es 000, dará lectura de 0V. Por tanto, si 
el máximo error de cuantificación ha de ser S/2 como en la figura 2, la indicación de salida 
000 será asignada al margen analógico 0 V ± S /2, como indica la figura 3. Ahora surge una 
ligera dificultad a causa de que el margen analógico es simétrico con respecto a 0 V, 
mientras en la representación de complemento a dos siempre hay un número negativo más 
que números positivos. Si de momento prescindimos del número digital más negativo (100 
= –4) quedan siete salidas digitales. De acuerdo con esto, el margen analógico Vo a –Vo se 
divide en siete intervalos, cada uno del tamaño S = 2 V0/7 y, como muestra la figura 3, es 
asignada una salida digital a cada margen. 
 
Figura 3.- Niveles de referencia y salidas digitales para cl convertidor A/D 
comparador utilizando representación de complemento a dos. 
 Convertidores A/D.- 4
Todavía tenemos una salida digital extra 100, que servirá para representar el margen 
-8/7Vo ± S/2=–8/7Vo ± 1/7Vo, que es el margen –Vo a –9/7V. Si optamos por el uso de esta 
salida, el extremo inferior de la cadena de resistores de la figura 3 tendrá que ser conectado 
a –9V0/7 y serán necesarios siete comparadores con tensiones de referencia –Vo, –5/7Vo, 
etc., hasta 5/7Vo.. Si también optamos por ignorar esta salida 100, la cadena de resistores 
estará conectada a –V 0 y sólo serán necesarios 6 comparadores. La mayoría de fabricantes 
prefieren el uso de la salida 100 y especifican su dispositivo diciendo que tiene un margen 
asimétrico correspondiente de tensiones. 
El convertidor A/D comparador es capaz de una gran velocidad, ya que todo el 
proceso de conversión tiene lugar simultáneamente en vez de secuencialmente. Su 
operación es lo suficientemente rápida para utilizar la lógica de acoplo por emisor en los 
flip-flops y en las puertas del decodificador. Inmediatamente después de la presentación de 
la tensión de entrada analógica y sólo después de un corto retardo en los comparadores 
queda disponible una representación digital de la tensión analógica. Se puede observar que 
el registro de flip-flop no es esencial para la operación. Sin embargo, el registro es 
conveniente, especialmente cuando la entrada analógica está cambiando rápidamente. El 
registro nos permite mantener la representación digital de la entrada analógica hasta que 
estemos en disposición de aceptar una nueva muestra. 
Un convertidor A/D de comparadores en cascada. El convertidor A/D comparador tiene 
el inconveniente de que el hardware que necesita se duplica por cada bit de salida adicional. 
Así, mientras un convertidor A/D de 3 bits requiere 7 comparadores y 7 flíp-flops, un 
convertidor A/D de cuatro bits requerirá 15 comparadores, 15 flip-flops y el 
correspondiente aumento de puertas decodificadoras. 
A costa de la velocidad de operación, es posible diseñar un convertidor de 
comparadores en cascada con una economía en la referente al hardware. Tal convertidor en 
cascada está representado en la figura 4. El convertidor provee 6 bits de salida y si se 
construyese con una sola unidad de acuerdo con el modelo de la figura 1requeriría 26 – 1 = 
63 comparadores. En la figura 4, sin embargo, utilizamos dos convertidores de tres bits que 
comprenden 2(23- 1) = 14 comparadores. 
El primer convertidor ADC-1 provee los tres bits más significativos mientras el 
ADC-2 genera los tres bits menos significativos. Supongamos que, por comodidad, el 
coeficiente de multiplicación del convertidor global de 6 bits está dispuesto de modo que la 
salida da lectura directa en voltios (por ej. 001101 representa 13 V). En este caso el tamaño 
del escalón del ADC-2 es S2 = 1 V mientras el del ADC-1 es 8 V. La salida digital del 
ADC-1 es aplicada a un convertidor D/A que produce una salida analógica aV
∩ . La 
diferencia ∆V = Va – aV
∩ está dentro del margen de error de cuantificación de ADC-l. Esta 
diferencia de tensión analógica es convertida a forma digital por el segundo convertidor 
ADC-2. 
Se observa, y esto es más importante, que los bits añadidos por ADC-2 solamente 
pueden dejar inalterados o bien aumentar la significación numérica de la representación 
final de 6 bits. Parece, pues, que debemos procurar que ∆V sea siempre cero o positiva. 
 
 Convertidores A/D.- 5
 
 
Figura 4.- Un convertidor A/D de 6 bits que comprende una cascada de dos 
convertidores A/D comparadores de 3 bits. 
 
Podemos asegurarnos de que sea éste el caso ajustando los niveles de referencia del 
comparador en ADC-1 en. .., –8 V, 0 V, 8 V, 16 V, ... Después haremos la decodificación 
de tal manera que, cuando Va esté en el margen –8 a 0 V, la salida digital sea 111 
(utilizando la representación de complemento a dos), cuando Va esté en el margen 0 a 8 V, 
la salida sea 000, cuando Va esté en el margen 8 a 16 V, la salida sea 001, etc. Tal ajuste de 
los niveles del comparador y la subsiguiente codificación será casi todo lo que se requiere, 
pero no todo. En efecto, consideremos que Va es infinitesimalmente más pequeño que 8 V. 
En este caso será necesario que la salida de 6 bits de lectura 001000 a fin de que el error de 
cuantificación no sea mayor que ±1/2 LSB, que en el caso presente es + 0,5 V. Sin embargo, 
con Va justamente menor que 8 V, la salida digital de ADC-1 será 000. Incluso si ADC-2 
produjese una salida de 111, la indicación de 6 bits será 000111 con un error de un LSB 
completo. Como se puede comprobar fácilmente, la dificultad se puede remediar 
desplazando los niveles de referencia del comparador en sentido negativo en 1/2 LSB = 1/2 
S2 = 0.5 V. En este caso ∆V debe ser negativo para algún margen de Va, pero nunca en más 
de 1/2 LSB y, por tanto, queda solventada la dificultad. 
La diferencia ∆V aplicada a ADC-2 estará ahora en el margen comprendido entre -
0.5 y 7.5 V. Se puede establecer el formato unipolar de los niveles de referencia de 
comparador como el representado en la figura 2 para acomodar este margen con error de 
cuantificación ± 0.5 V. Para ello sólo es necesario ajustar los niveles de referencia del 
comparador a 0.5, 1.5, ..., 6.5 V. 
Causas de error. Es introducido necesariamente un error de cuantificación cuando se 
convierte en una señal analógica a la forma digital. Este error se suele especificar como ± 
 Convertidores A/D.- 6
1/2 LSB; es decir, su magnitud es la mitad de la significación numérica del bit menos 
significativo de la salida digital. Por ejemplo, consideremos un convertidor ordinario (de 
una sola etapa) destinado a procesar una señal analógica de entrada en el margen de 0 a 7 V 
con una salida digital de 3 bits desde 000 hasta 111. El nivel de referencia de los siete 
comparadores estará en 0.5, 1.5, ..., 5.5, 6.5 V. Si, por ejemplo, la tensión analógica V 
estuviese en el margen 2.5 < V < 3.5, entonces la salida del convertidor daría lectura 011 = 
3,0 V. Sin embargo, en la realización práctica el error podría ser mayor que ± 1/2 LSB. Tal 
será el caso si los niveles de referencia del comparador no están ajustados con precisión y si 
los comparadores no funcionan idealmente. La operación ideal del comparador requeriría 
que la salida de éste estuviese en 1 lógico o en 0 lógico cuando la tensión analógica es un 
infinitésimo a uno u otro lado del nivel de referencia, y entonces no habría margen de 
incertidumbre. 
En el convertidor de comparadores en cascada tenemos fuentes de error no sólo en 
los comparadores sino también en el convertidor D/A, que es el dispositivo utilizado para 
formar la diferencia V- ~ ", y el amplificador. Estas operaciones adicionales, ninguna de las 
cuales está presente en el convertidor comparador ordinario, deben ser interpuestos entre 
cada una de las etapas de un convertidor en cascada. 
Operación a alta velocidad. Aunque el convertidor A/D en cascada sirve para reducir el 
número de comparadores necesarios en un sistema, también reduce a la mitad la velocidad 
de operación, ya que durante el primer pulso de reloj se realiza la conversión de los 3 
primeros bits y los 3 siguientes se convierten tras el segundo pulso de reloj. 
Con algunos circuitos más, el convertidor A/D en cascada puede operar a la misma 
velocidad que el convertidor A/D representado en la figura 1. Se observa que mientras 
están siendo convertidos los tres bits menos significativos, el convertidor A/D para los tres 
bits más significativos no está realizando ninguna función útil. Así pues, podemos diseñar 
circuitos que capaciten a este convertidor para iniciar la operación en la siguiente muestra 
de Va. 
 
CONVERTIDOR POR APROXIMACIONES SUCESIVAS (O ITERATIVOS) 
El principio del convertidor por aproximaciones sucesivas se puede explicar con el 
siguiente ejemplo. Supongamos que tenemos un objeto Cuyo peso es desconocido, pero sí 
sabemos que está comprendido en el margen de 0 a l kg. Suponemos además que; se 
dispone de una balanza y un juego de pesas conocidas de 1/2, 1/4, 1/8 kg, etc. Estas pesas 
se utilizan en una sucesión de tanteos para determinar el peso desconocido. Con el peso 
desconocido W en un platillo de la balanza, colocamos la pesa de 1/2 kg en el otro platillo. 
Si hallamos W > 1/2 kg, dejamos la pesa de 1/2 kg y añadimos la de 1/4 kg en el mismo 
platillo. Si hallamos W < 1/2 kg, sacamos la pesa de 1/2 kg y la sustituimos por la de 1/4 kg. 
De esta manera continuamos probando con pesas sucesivamente menores, cada una de las 
cuales es de un peso menor que la anterior. Si en la última prueba el peso añadido inclina la 
balanza hacia el lado de las pesas, sacamos la última añadida y la sustituimos por la de su 
valor mitad. Así, si resulta que podemos dejar la pesa de 1/2 kg después de haber quitado la 
de 1/4 kg y podemos dejar también la de 1/8 kg, el resultado aproximado de la medida del 
peso desconocido será 1 × 1/2 kg + 0 × 1/4 kg + 1 × 1/8 kg = 5/8 kg. Asignando la 
significación numérica 1/2 al dígito binario más significativo, 1/4 al siguiente, etc., 
tendremos la designación binaria del peso 101. Claro está que continuando esta operación 
con pesas sucesivamente menores, podemos establecer el peso desconocido con la precisión 
que deseemos. 
 Convertidores A/D.- 7
Si el número de pesadas sucesivas permisibles es ilimitado el procedimiento 
descrito es aceptable. Sin embargo, supongamos (como normalmente ocurre), que el 
número de pesadas es finito. 
 
 
 
Figura 5.- En la ponderación por aproximaciones sucesivas es necesario corregir la 
escala (desplazarla) en la mitad del peso menor de tanteo. 
 
Entonces con el fin de reducir el error de cuantificación es necesario compensar 
(offset) la balanza es decir, desviar o 〈〈inclinar〉〉 el platillo de la balanza en favor del peso 
desconocido. La magnitud de la inclinación debe ser igual a la mitad del peso más pequeño. 
Tal es el caso ilustrado en la figura 5. Aquí sesupone que se hacen dos tanteos sucesivos. 
Utilizando pesas de 1/2 y 1/4 kg para determinar un peso que se supone que esta 
comprendido en el margen de 0 a 1. En la figura 5a, el margen 0 a 1 está dividido en cuatro 
intervalos, cada uno de los cuales está identificado por su representación digital apropiada. 
También está indicada la interpretación que se da a cada representación digital. 
Supongamos ahora que la cantidad desconocida es infinitesimalmente más pequeña que 1/4. 
Hallaremos que no se pueden utilizar ni la pesa de 1/2 ni la de 1/4 y la indicación digital 
correspondiente será 00. El error de cuantificación es entonces 1/4. En cada uno de los 
otros intervalos se encontrará un error máximo similar de cuantificación de 1/4. 
Supongamos ahora que compensamos la balanza añadiendo una pesa de 1/8 al 
platillo destinado al peso desconocido. Entonces las cuatro representaciones digitales 
estarán asociadas con los márgenes de peso de la manera representada en la figura 5b. Un 
peso desconocido ligeramente inferior a 1/4 aparecerá justamente menor que 1/8 + 1/4 = 
3/8. Este peso cae en el margen cuya indicación digital es 01. Esta indicación será 
interpretada como 114, por lo que el error de cuantificación es 1/8. Como se puede ver en la 
figura 5b, el nuevo margen de la cantidad desconocida es de 0 a 7/8 y, como se puede 
comprobar, cualquiera que sea el lugar que ocupe en este margen, el máximo error de 
cuantificación será 1/8. 
Convertidor A/D por aproximaciones sucesivas de 3 bits. La figura 6 es el diagrama de 
un convertidor A/D por aproximaciones sucesivas para 3 bits. Este convertidor está 
destinado a convertir una forma de onda analógica en código binario despreciando el bit de 
signo. Para simplificar no hemos ahorrado hardware como de otra manera se hubiera 
podido hacer. En este convertidor A/D hemos asignado 5 intervalos (iguales) de tiempo 
para realizar una sola conversión A/D. Se emplean tres de estos intervalos para determinar 
los tres bits digitales, un cuarto intervalo se usa simplemente para la lectura de la salida 
 Convertidores A/D.- 8
digital, asimismo se usa un quinto intervalo para borrar el convertidor y dejarlo listo para la 
siguiente conversión. 
 
 
Figura 6.- Un convertidor A/D de tres bits de aproximaciones sucesivas. 
 
Los cinco flip-f1ops tipo (D) FFA a FFE están conectados de modo que forman un 
contador en anillo de módulo 5. Este contador provee en sus salidas QA a QE cinco formas 
de onda, de las cuales sólo una está en el nivel lógico 1 en cada instante dado; el nivel 
lógico 1 es transferido de A a B a C, etc. en cada ciclo sucesivo de reloj. Los tres flip-f1ops 
FFl, FF2 y FF3 se emplean para registrar los bits digitales, correspondiendo FF1 al LSB y 
FF3 al MSB. 
El ciclo de conversión comienza con QA = 1, mientras QB = QC = QD = QE = 0. 
Entonces FF3 estará puesto a uno mientras FF2 y FF1 estarán puestos a cero. Tenemos, 
pues, Q3 = 1 y Q2 = Q1 = 0. De este modo es presentada la entrada 100 al convertidor D/A 
de 3 bits que provee una salida analógica correspondiente Vo. La salida Co del comparador 
será entonces Co = 0 o 1, dependiendo de si Va> V0 o Va< V0. Durante el intervalo 
siguiente de reloj QB = 1, mientras QA = QC = QD = QE = 0. Con QB = 1 la puerta y G3 está 
habilitada, y FF3 está puesto a cero si Co = 1 y queda en el estado 1 si Co = 0. Así pues, 
hemos asignado un 1 lógico a la posición más significativa y al comenzar el segundo 
 Convertidores A/D.- 9
intervalo de reloj, este bit permanece o bien es cambiado a 0 lógico, dependiendo de la 
comparación entre Va.y V o. 
Durante los sucesivos intervalos de reloj el tanteo se repite para los dos bits de las 
dos posiciones siguientes. El intervalo en que QE = 1 es aquel en que no se hace ninguna 
comparación y podemos leer la salida digital. QE se utiliza, pues, para el muestreo de las 
puertas de salida GA, GB y GC. 
Debe quedar bien sentado que durante la secuencia de operaciones que finalmente 
conduce a la salida digital, el valor de muestra de la entrada analógica debe mantenerse 
constante. Por tanto, el convertidor de la figura 6 debe estar precedido de un amplificador 
S/H. La operación de muestreo debe estar sincronizada con la operación del convertidor. El 
intervalo de toma de lectura cuando QE = 1 es adecuado para el muestreo, mientras durante 
el intervalo de QA = 1 a QD = 1, es decir, mientras QE = 0, es mantenida la señal muestreada. 
Por consiguiente, la sincronización puede ser efectuada utilizando QE para activar los 
interruptores en el circuito S/H. 
Cuando opera el convertidor, los flip-flops deben bascular en uno y otro sentido, los 
interruptores D/A deben abrir y cerrar y el comparador ve una entrada, que cambia 
bruscamente de un nivel al otro. Hay transitorios asociados con todas estas conmutaciones 
y cambios abruptos, y la velocidad a que puede ser activado el convertidor depende del 
tiempo de amortización de estos transitorios. Sin embargo, la precisión del convertidor no 
depende del flip-flop ni de las puertas. Su exactitud depende casi exclusivamente de la 
precisión del convertidor D/A y, por tanto, de la precisión de los resistores D/A, etc. 
En la exposición del método de conversión por aproximaciones sucesivas hemos 
recurrido a su analogía con las comparaciones de pesos en una balanza. Volviendo a esta 
analogía, se ve que el comparador representado en la figura 6 es la balanza, la entrada 
analógica Va es el peso conocido y la salida Vo del convertidor A/D es la suma de todas las 
pesas que se han «dejado en el platillo». Si un bit hace que la balanza se incline hacia el 
lado de la suma de las pesas (Vo > Va), el bit 1 es puesto a cero y se prueba el siguiente bit 
menos significativo. 
 
 
 
Figura 7.- Circuito utilizado para desplazar la tensión de salida de un 
convertidor D/A. 
 Convertidores A/D.- 10
Antes hemos visto la necesidad de inclinar la balanza en el sentido del peso 
desconocido. En el circuito de la figura 6 esta inclinación se puede efectuar añadiendo una 
tensión fija a la desconocida Va o, generalmente y de modo más cómodo, desplazando Vo 
en sentido opuesto. (Una disposición para obtener este desplazamiento está representada en 
la figura 7.) Consideremos a manera de ejemplo un convertidor de 3 bits con salidas 
comprendidas entre 000 y 111, destinado a una tensión analógica a su vez comprendida en 
el margen de 0 a 7, V. El bit menos significativo corresponde a una tensión analógica de 1 
V. Por tanto, el desplazamiento (offset) necesario de Vo es 1/2 V. Específicamente el 
convertidor D/A debe ser desviado de tal manera que cuando su entrada digital es 000, su 
salida analógica debe ser –0.5 V, como muestra la figura 8. En este caso el máximo error de 
cuantificación será 0,5 V. Por otra parte, la máxima tensión analógica que puede ser 
acomodada es 7.5 V. En efecto, cuando la salida es 111, el error de cuantificación no 
excede de 0.5 V hasta Va> 7.5 V. 
 
 
 
Figura 8.- Es necesaria una tensión de desplazamiento en el convertidor D/A de un 
convertidor A/D de aproximaciones sucesivas- 
 
Es instructivo seguir los pasos necesarios para codificar una tensión analógica Va. 
Por ejemplo, si Va= 4,9 V, comenzamos con QA = 1 y Q3Q2Q1 = 100 de modo que Vo dé la 
lectura 4 – 0.5 = 3.5 V. Puesto que Va> Vo cuando QB es 1, Q3 permanece en 1 y Q2 
también es 1 de modo que Q3Q2Q1 = 110. Ahora Vo = 6 – 0.5 = 5.5 V > Va. Por tanto, 
cuando Qc = 1, Q2 es 0 y Ql pasa al produciendo Q3Q2Q1 = 101. El resultado es Vo = 5 – 
0.5 = 4.5 V < Va. Por tanto, Ql no cambia cuando QD = 1 y la solución es Q3Q2Q1 = 101. Se 
lee este resultado cuando QE = 1.Convertidores A/D.- 11
EL CONVERTIDOR CONTADOR 
La figura 9 representa un convertidor contador de 3 bits. Los 3 flip-flops están 
conectados como contador asíncrono de módulo 8. El contador pasa de uno a otro estado a 
cada impulso de reloj cuando es habilitada la puerta G0. Supongamos que inicialmente la 
línea de control H (mantenimiento de cuenta) está en 1 lógico. Entonces G0 está inhibida y 
no prosigue la cuenta. Supongamos además que la línea Rd (puesta a cero o reset) se ha 
utilizado para borrar el contador, es decir, para ponerlo en 000, caso en el cual la salida 
también leerá 000. Finalmente, consideremos que la línea H se utiliza también para 
controlar la operación del circuito S/H, de modo que la forma de onda Va(t) es muestreada 
cuando H = 1 y mantenida cuanto H = 0. 
 
 
 
 
 
 
Figura 9.- Un convertidor A/D contador de 3 bits. 
 
Supongamos que inicialmente V o = 1/2 LSB y que la salida del comparador esté en 
1 lógico. Ahora supongamos que H cambie a H = 0. Entonces G0 está habilitada y prosigue 
la cuenta. Con cada impulso de reloj el contador avanza un paso y la salida del convertidor 
D/A, Vo, salta un escalón. Eventualmente tendremos Vo > Va. En este instante la salida del 
comparador será C0 = 0, y la cuenta cesará. La cuenta que ha sido acumulada en el contador 
es la salida digital y será proporcional (excepto el error de cuantificación) a la tensión 
analógica Va(t). Habiendo dejado transcurrir un tiempo de cuenta suficientemente largo 
para asegurar que Vo ha excedido de Va, podemos elevar H a H = 1, lo que permite una 
 Convertidores A/D.- 12
lectura de la salida digital y que el circuito S/H muestre nuevamente la señal de entrada. 
Antes de que se vuelva a H =0, desplazamos Ra brevemente a Ra = 1 para borrar el 
contador y luego volvemos a Ra = 0. Ahora retornando H a H = 0 comenzará un nuevo 
ciclo de conversión. 
En un convertidor A/D contador, lo mismo que en el convertidor por 
aproximaciones sucesivas, es necesario desplazar la salida Vo del convertidor D/A. Sin 
embargo, en el caso presente este desplazamiento se debe hacer en el sentido de aumentar 
en vez de disminuir Vo, restándole la tensión correspondiente a 1/2 LSB. Para ver que esto 
es así, despreciamos la tensión de desplazamiento (offset) y hacemos que LSB sea igual a 
l.0 V, caso en el cual el máximo error de cuantificación debe ser ± 0.5 V. Ahora 
supongamos que Va es infinitesimalmente mayor que 0 V. Entonces, al principio de la 
conversión tendremos Co = 1 y el contador avanzará un paso y luego se parará. Pero esta 
cuenta producirá una salida digital 001 con la interpretación 1,0 V. En correspondencia el 
error de cuantificación será 1,0 V. Por otra parte, con un offset de 0.5 V el contador no 
avanzará un paso hasta Va> 0.5 V. 
Las formas de onda del convertidor están representadas en la figura 10. Lo mismo 
que antes, suponemos que se trata de un convertidor D/A que produce salidas (con 
exclusión del offset) de 0 y 7 V para entradas digitales 000 y 111, respectivamente. A causa 
del aspecto de la forma de onda Vo, al convertidor contador se le denomina también 
convertidor digital de rampa. Están representados dos intervalos de conversión. En el 
primero, la tensión analógica está comprendida entre 5.5 y 6.5 V, y la salida digital es 110 
= 6 V. En el segundo intervalo Va está entre 6.5 y 7.5 y la salida es 111. La mayor entrada 
analógica que se puede acomodar con un error máximo de cuantificación de 0.5 Ves 
nuevamente 7.5 V. 
 
 
 
Figura 10.- Formas de onda del convertidor A/D correspondiente a la figura 9. 
 
 Convertidores A/D.- 13
Para una velocidad dada de muestreo y un número dado de bits de salida el 
convertidor contador requiere generalmente un ritmo de reloj mucho más rápido que el 
convertidor por aproximaciones sucesivas. En el convertidor contador, con N bits de salida 
son necesarios 2N ciclos de reloj para la operación de conversión. En el convertidor por 
aproximaciones sucesivas, el número necesario es N (o N + 2 si incluimos los intervalos de 
reloj para la puesta a cero de la lectura como en la Figura 10). En cualquier caso la 
frecuencia del reloj aumenta exponencialmente con N en el convertidor contador y sólo 
linealmente en el convertidor por aproximaciones sucesivas. El tipo de convertidor A/D 
contador está usualmente restringido a frecuencias de muestreo inferiores a 100 kHz, 
mientras con los convertidores por aproximaciones sucesivas son posibles frecuencias de 
muestreo hasta de 1 MHz. 
A costa de una mayor complejidad, el convertidor contador se puede mejorar 
sustituyendo el contador ascendente de la figura 9 por un contador bidireccional. A este 
convertidor se le denomina convertidor digital continuo, convertidor de seguimiento o 
servoconvertidor. El contador es controlado para cuenta ascendente o cuenta descendente 
dependiendo de que la salida del comparador esté en 1 lógico o en 0 lógico y, por 
consiguiente, de que Vo sea mayor o menor que Va. Si inicialmente Va> Vo, el contador 
cuenta en sentido ascendente hasta Vo > Va. En este punto el contador se invierte. Si 
después de una sola cuenta descendente tenemos Vo < Va, el sentido del contador se 
invierte, y así sucesivamente. El nivel de Vo subirá y bajará alternativamente a través de Va. 
El aspecto de Vo durante los intervalos en que Va está siendo mantenido y durante un 
intervalo de muestreo está indicado en la figura 11. La salida de este convertidor es leída, 
como antes, al final del intervalo de mantenimiento. Comparado con el convertidor 
ordinario contador, en el convertidor servo sólo se necesita en promedio la mitad de cuentas 
para una conversión completa. De aquí que un convertidor servo pueda funcionar a 
velocidad doble. 
De los tres tipos de convertidores que acabamos de describir y en los que se emplea 
realimentación a través de un convertidor D/A, el de aproximaciones sucesivas es el más 
popular. 
 
 
 
Figura 11.- Comportamiento de un convertidor de seguimiento. 
 
 
 
 
 Convertidores A/D.- 14
EL CONVERTIDOR DE DOBLE RAMPA 
Consideremos ahora un nuevo tipo de convertidor en que no interviene la 
realimentación. Este convertidor, representado en la figura 12a y es llamado convertidor de 
doble rampa (doble integración) se emplea a menudo en los voltímetros digitales. Ahora 
describimos el principio de funcionamiento. 
 
 
 
Figura 12.- El convertidor A/D de doble rampa. 
 
Cuando comienza el proceso de conversión, es decir en t = 0, el interruptor S1 está 
conectado al punto A y la muestra mantenida de la entrada analógica Va es aplicada al 
integrador analógico. Si τ = RC es la constante de tiempo del integrador, la salida de éste es 
Vo = –(t/τ) Va. La forma de onda de Vo está representada en la figura 12b. En el mismo 
instante (t = 0) es aplicada una forma de onda de reloj al contador que inicialmente ha sido 
borrado. El contador cuenta hasta que los flip-flops FF0 a FF(N -1) del contador se ponen a 
cero simultáneamente, por lo que Q0 = Q1 = QN-1 = 0, instante en el cual FFN es puesto a 1, 
 Convertidores A/D.- 15
o sea QN = 1. La salida QN controla el estado de S1 y cuando QN = 1, se mueve a S1 hasta el 
punto E. La salida del integrador comienza ahora a desplazarse en sentido positivo, ya que 
la tensión de referencia aplicada es negativa, es decir, –V, (Figura 12b). El contador 
continúa contando hasta que la tensión de salida Vo se hace justamente positiva. En este 
instante el comparador pasa al estado 0, la puerta G1 se inhibe, y el contador se para. 
Ahora se ve que la cuenta registrada en el contadorde N etapas, QN-I ..., Q1, Q0, es 
directamente proporcional a Va e independiente de la constante de tiempo τ. El tiempo T1 
necesario para que los N + 1 flip-flops pasen de 00 ...00 a l0. ..00 es 2NTc, donde Tc es el 
tiempo transcurrido entre los impulsos de reloj. En este instante la tensión de salida Vo es: 
 
C
Naa
O T
V
T
V
V 21 ττ
=−= 
 
en la figura 12b, se ve que en el tiempo T 2, Vo es nuevamente igual a 0 V y por tanto: 
 
1
12 )( T
VTTV Or
ττ
=
− 
 
El intervalo de tiempo T2 – T1 es pues: 
C
N
r
a T
V
V
TT 212 =− 
Si en el instante T2 la cuenta registrada en los primeros N flip-flops es A, como la cuenta era 
0 en el instante T1, tendremos 
C
N
r
a
C TV
V
TTT 212 ==− λ 
por lo que la cuenta λ es: 
N
r
a
V
V
2=λ 
 
En tanto que Va< Vr, el sistema opera como un convertidor A/D. Puesto que A < 2N, la 
cuenta es directamente proporcional a V.. y es un número que se puede leer en el contador. 
Se puede hacer que éste dé lectura directa si Vr = 2N V. Ahora λ = Va y la cuenta registrada 
en el contador es numéricamente igual a la tensión aplicada Va. 
Cuando cesa la cuenta son registradas las salidas de FF1 a FF(N–1), todos los N + 1 
flip-flops son puestos a cero, y el condensador C se descarga utilizando el interruptor S2. 
Ahora puede ser convertida una nueva muestra. Los circuitos lógicos necesarios para la 
puesta a cero del sistema se proponen como problema. 
 
UNA COMPARACION DE LOS TIPOS DE CONVERTIDORES 
Los convertidores que hemos explicado representan dispositivos cuyas velocidades 
de operación se pueden clasificar en tres márgenes diferentes. El más rápido es el 
convertidor comparador. En principio, excepto por el retardo en los comparadores, este 
convertidor hace que esté disponible una salida digital en el momento en que es aplicada la 
entrada analógica. Por tanto, este convertidor es el sistema preferible cuando se requiere 
 Convertidores A/D.- 16
máxima velocidad. Si los requisitos de hardware de un convertidor comparador ordinario 
son excesivos, se puede emplear una disposición en cascada sacrificando algo la velocidad 
y la precisión. 
El que le sigue en cuanto a velocidad es el convertidor por aproximaciones 
sucesivas. Donde se requiere un convertidor de buena calidad y relativamente rápido, este 
comparador es el más popular. Como hemos visto, el tiempo necesario para una conversión 
aumenta linealmente con el número de bits, requiriendo aproximadamente tantos impulsos 
de reloj como bits. Los convertidores con contador son los más lentos; requieren 2N ciclos 
de reloj por conversión, siendo N el número de bits. El convertidor de doble integración es 
muy popular entre los convertidores con contador, y es ampliamente utilizado en 
instrumentos tales como voltímetros digitales donde no es muy importante la velocidad de 
conversión. 
Además de los comparadores que hemos estudiado hay otros innumerables tipos, 
algunos de los cuales difieren en cuanto al principio de funcionamiento y algunos 
solamente en los detalles. Ahora consideraremos brevemente y no con gran detenimiento 
algunos convertidores adicionales que tienen el mérito de la simplicidad y la economía. 
 
CONVERTIDOR BASADO EN LA CONVERSION TENSION-FRECUENCIA 
Se puede construir un convertidor A/D utilizando un contador y un dispositivo 
denominado convertidor Tensíón-Frecuencía (V/F). En forma bastante simplificada, el 
convertidor V/F está representado en la figura 13a. Los principios de funcionamiento de 
este circuito se explican a continuación. 
Es muestreada una forma de onda analógica Va(t) (supuesto positivo) y mantenida 
para formar la tensión Va. Esta tensión es aplicada aun integrador al cual sigue un 
comparador. La otra entrada del comparador es una tensión de referencia r. Inicialmente el 
interruptor S que puentea al condensador integrador C está abierto, y la tensión Vo 
disminuye linealmente con el tiempo. Si τ = RC, tenemos Vo = -Va t/τ , que está 
representada en la figura 13b. Cuando Vo disminuye hasta -Vr después de un tiempo t= T, 
la salida del comparador Vc se hace positiva durante un pequeño intervalo de tiempo Td en 
el cual el interruptor S se cierra y, por consiguiente, descarga al condensador C y retorna la 
salida Vo del integrador a 0 V aproximadamente. La velocidad de descarga está 
determinada por la resistencia del interruptor. En el sistema real la salida del comparador 
podría ser positiva durante un tiempo demasiado corto para que se descargase 
completamente el condensador. En este caso, entre la salida del comparador y el interruptor 
se puede interponer un circuito llamado multivibrador monoestable, capaz de funcionar con 
un estrecho impulso de comparador para formar un impulso de anchura Td. 
 
 Convertidores A/D.- 17
 
 
Figura 13.- (a) Convertidor V/ F. (b) La forma de onda Vo. (c) La forma de onda que 
controla el interruptor. 
 
Después del intervalo de tiempo Td, la tensión del comparador disminuye hasta el 
estado 0, el interruptor S se abre y Vo comienza a decrecer una vez más. Si el tiempo de 
descarga Td es mucho menor que el tiempo de integración T, la frecuencia de las formas de 
onda Vo y V c es: 
⎟⎟
⎠
⎞
⎜⎜
⎝
⎛
=≈
+
=
r
a
d V
V
TTT
f
τ
111 
 
Así el convertidor V/F produce una forma de onda de salida cuya frecuencia es 
proporcional a la tensión de entrada. Se dice que esta forma de onda está modulada en 
frecuencia. Existen en el mercado convertidores V/F que funcionan de manera análoga a la 
del dispositivo representado en la figura 13a. 
 
 
 
 
 Convertidores A/D.- 18
 
 
Figura 14.- Un convertidor A/D utilizando un convertidor V/F y un contador. 
 
En la figura 14 está representado un convertidor A/D que utiliza un convertidor 
V/F .El convertidor V/F provee la entrada de reloj (que es la salida del comparador Vc) para 
el contador a través de una puerta Y. Una segunda entrada a la puerta Y es la tensión de 
muestreo VS que se mantiene en el nivel lógico 1 durante un tiempo TH. Mientras VS = 1, la 
salida muestreada Va se mantiene en valor fijo al principio del intervalo TH. Con la puerta 
Y habilitada durante el tiempo TH, la lectura del contador será igual al número de ciclos 
realizados por la salida del convertidor V/F en el intervalo de tiempo especificado. Si 
designamos por λ al número leído por el contador, entonces, por la ec. anterior. λ= fTH = TH 
Va/τ Vr y la cuenta registrada en el contador es proporcional a Va. La salida del contador es 
leída cuando VS, está en estado 0. Además, durante este intervalo de tiempo Tc se establece 
un nuevo valor de muestra de Va(t). 
 
 
 
 Convertidores A/D.- 19
CONVERTIDOR QUE UTILIZA CONVERSION DE TENSION A TIEMPO 
En la sección anterior hemos explicado el principio de un convertidor A/D que 
funciona contando los ciclos de una fuente de frecuencia variable durante un período fijo. 
También puede funcionar un convertidor a base de contar los ciclos de una fuente de 
frecuencia fija durante un periodo variable. Este convertidor A/D está representado con 
algún detalle en la figura 15. 
 
 
Figura 15.- (a) Un convertidor A/D que utiliza un convertidor tensión a tiempo. (b) 
Formas de onda. 
 
 
Suponiendo una tensión analógica positiva, se aplica una tensión negativa de 
referencia V r aun integrador, cuya salida provee una entrada de un comparador. La salida 
del comparador está al nivel lógico 1 cuando la salida del integrador Vt es menor que la 
tensión analógica Va. Se aplica un impulso de reloj de frecuencia fija VCL a un contador a 
través de una puerta Y, G. El circuito funciona manteniendoesta puerta y habilitada sólo 
 Convertidores A/D.- 20
durante el tiempo transcurrido desde el instante inicial t = 0, cuando Vi = 0, hasta el instante 
t = T cuando Vi = Va. Como Vi = Vrt/τ. 
r
a
V
T
T
τ
= 
Si fCL es la frecuencia de reloj, la cuenta N registrada durante el intervalo T será: 
 
a
r
CL
CL VV
f
TfN
τ
== 
 
Tal como se requiere, la cuenta N es proporcional a Va. Obsérvese, que a diferencia de la 
situación que prevalece en el convertidor de doble rampa, la calibración del presente 
convertidor depende de la frecuencia de reloj y de la constante de tiempo del integrador. 
En la figura 15b están representadas las formas de onda del convertidor A/D. La 
tensión muestrea la tensión de entrada positiva Va(t) cada Ts durante el intervalo de tiempo 
TA. La tensión muestreada Va es entonces mantenida durante un tiempo TH. Durante este 
tiempo el interruptor S está abierto y la salida del integrador es una tensión en rampa. 
Cuando Vi < Va la salida del comparador está en el estado 1. La puerta G está habilitada en 
tanto Vd esté en el estado 0 y Vc esté en el estado 1, es decir, durante el intervalo de tiempo 
T. Durante este intervalo la tensión de reloj VCL es transmitida por la puerta G al contador 
de alta velocidad. De esta manera la salida del contador es proporcional a T. Durante el 
intervalo de tiempo TA, la puerta G esta inhibida y se lee el contador. Además, el interruptor 
S está cerrado, el condensador está descargado y Vi está puesto a 0 V. 
 
ESPECIFICACIONES DE UN CONVERTIDOR A/D 
Las especificaciones de un convertidor A/D, que normalmente son suministradas 
por los fabricantes, siendo las siguientes: 
 
Tensión analógica de entrada. Es el máximo margen permisible de tensión de 
entrada. Los valores típicos son 0 a 10 V, ± 5 V, ± 10 V, etc. 
 
Impedancia de entrada. Los valores están comprendidos entre 1 KΩ y 1 MΩ, 
dependiendo del tipo de convertidor A/D. La capacidad de entrada está en el margen 
de decenas de picofaradios. 
 
Precisión. La precisión de un convertidor A/D incluye el error de cuantificación, el 
ruido del sistema digital incluyendo el presente en la tensión de referencia (utilizada 
en el convertidor D/A), las desviaciones con respecto a la linealidad, etc. 
Ordinariamente el ruido de cuantificación es especificado como ± 1/2 LSB. La 
precisión incluye también la suma de todas las otras causas de error. Los valores 
típicos son ± 0.02% de la lectura de plena escala (FS); sin embargo, se pueden 
adquirir convertidores A/D de alta precisión de 0.001 % de la lectura de plena escala 
(FSR). La precisión de un convertidor determina generalmente el número de bits 
que pueden ser provistos. Por ejemplo, consideremos un convertidor con un margen 
de entrada analógica ± l0 V. Si la precisión es 0.02 % del FSR, el máximo error 
debido a tal limitación de exactitud es 2 mV. Para 9,10, 11 y 12 bits, el error de 
 Convertidores A/D.- 21
cuantificación (1/2 LSB) es, respectivamente, 10, 5, 2.5 y 1.25 mV. Según esto es 
ventajoso utilizar 10 bits en lugar de 9 bits. Incluso puede estar justificado el uso de 
11 bits, pero no así el de 12 bits. 
 
Estabilidad. La exactitud del sistema depende generalmente de la temperatura. Los 
coeficientes típicos de error de temperatura son 20 ppm del FSR por grado 
centígrado. Por ejemplo, si se aplica una señal de 10 Va una temperatura de 75 °C, 
resulta un error de (20 × 10-6) (10 V) (75 – 25) = 10 mV. Con un convertidor A/D 
de 10 bits, el error limita la respuesta a 1a del dispositivo de 9 bits. 
 
Tiempo de conversión. Los tiempos de conversión típicos varían desde 50 µS para 
unidades de velocidad moderada hasta 50 mS para un dispositivo de muy alta 
velocidad. 
 
Formato. Usualmente se puede adquirir un convertidor A/D para cualquier código 
estándar: binario unipolar, binario decalado (desplazado), complemento a uno y 
complemento a dos. Además los niveles de tensión de salida se pueden ajustar para 
que sea posible la conexión directa a alguna familia lógica (TTL, ECL, etc.). 
 
INTERCONEXION DEL S/H AL CONVERTIDOR A/D 
El sistema empleado para convertir una señal analógica en una serie de bits digitales 
se compone de un amplificador S/H y un convertidor A/D. Estas unidades funcionan en 
sincronismo, y el convertidor A/D “dice” al amplificador S/H cuándo debe presentar la 
muestra y cuándo debe mantenerla. 
La figura 16a presenta el sistema de conversión S/H-A/D Se observa que el 
convertido A/D completo se compone de dos subsistemas. El primero es el convertidor A/D 
tal como el representado en la figura 1 o el convertidor por aproximaciones sucesivas 
representado en la figura 6, etc. El segundo subsistema es un circuito temporizador. La 
entrada de este circuito es el tren de impulsos de muestra. El circuito temporizador provee 
todos los impulsos de reloj necesarios para el convertidor A/D, de modo que la muestra 
analógica se convierta en una señal de salida de N bits. Además el circuito de 
temporización genera una forma de onda de temporización llamada señal de fin de 
conversión (EOC) que dice al circuito S/H cuándo debe muestrear y cuándo debe mantener 
(véase figura 16). 
 
 Convertidores A/D.- 22
 
Figura 16.- Interconexión del circuito S/H y el convertidor A/D. (b) Formas de onda. 
 
Es importan observar que el tren de impulsos de muestreo es aplicado al convertidor 
A/D y no al circuito S/H. El control empleado por el circuito S/H es la forma de onda EOC 
generada en el convertidor A/D. Esto se hace así para que salida del circuito S/H se 
mantenga constante hasta que el convertidor haya terminado la conversión. Luego, mientras 
es presentada la salida convertida en los terminales de salida binaria del convertidor, se 
permite que el circuito S/H cambie su nivel analógico de salida (esto ocurre durante el 
tiempo TA). Si el circuito S/H y el convertidor A/D no estuviesen sincronizados, podría 
cambiar la salida del S/H durante la conversión, y tal operación originaría una salida digital 
incorrecta.