uEcaJun99

Vista previa del material en texto

MICROELECTRONICA II
INGENIERIA TECNICA DE TELECOMUNICACION
SISTEMAS ELECTRONICOS
Junio. 1999
Problema 1 (3 puntos)
Se desea implementar la función lógica F A B C D E F G= • • + + +( ) en FCMOS utilizando la
tecnología ES2 de 1um. Se pide:
1) Representar el esquemático a nivel de transistor de este circuito.
2) Si la capacidad externa de salida CL vale 0.5pF, determinar el tamaño de cada uno de
los transistores (resolución en 0.1 µm) para que el circuito sea simétrico y tenga un
tiempo de propagación de 2ns. Suponer que CL es la capacidad dominante del circuito.
3) Utilizando los datos obtenidos en el apartado 2), calcular el tiempo de propagación
aproximado considerando capacidades de los nudos internos. Para ello, considerar que
el área y el perímetro de los terminales drenador y fuente de un transistor se pueden
aproximar por Area=4*W µm2 y Perímetro=(8+2 W) µm; W es la anchura de la puerta
del transistor.
MODULO
1
MODULO
2
MODULO
3
MODULO
4
VDD
GND
2
40
120
3
0
0
120 120
240
120
240
120
2
40
Figura 1
Problema 2 (3 puntos)
En la figura 1 se muestra la distribución de la alimentación de un circuito integrado constituido
por cuatro módulos idénticos (las dimensiones están dadas en µm). Las líneas de alimentación
han sido realizadas en metal-1 siendo necesario ajustar su anchura según las necesidades de
corriente. Para establecer estas necesidades, se ha simulado un módulo con SPICE y se ha
obtenido como resultado el consumo de corriente indicado en la figura 2. El fabricante nos
proporciona como datos que la corriente máxima que puede soportar un línea de metal-1 es de
1mA/µm y que su resistencia por cuadrado es de 0.07Ω/sq. Para este circuito integrado se pide:
__________________________________________________________________________________________
Ingeniería Técnica de Telecomunición. Sistemas Electrónicos. µElectrónica II. Junio 1999. Pag. 1
1) Determinar la anchura mínima de cada una de las líneas de alimentación.
2) Determinar en el anterior caso la máxima degradación de la tensión de alimentación que
se produce en cada uno de los módulos.
t
IDD
10mA
20mA
30mA
Figura 2
S-I
S-O
A
B
C1
R1
R2
R3
R4
R5
R6
C2
C3
C4
4
2
2
6
C
2
3
clk
2
clk
clkS
3
6
E
F
clk
clk
clkS
clk
clkS
D
G
Figura 3
Problema 3 (4 puntos)
En la figura 3 se muestra un circuito digital constituido por bloques combinacionales (C1 a C4)
y registros (R1 a R6) disparados por flanco de subida. Las entradas primarias de este circuito
son A, B , S-I, clk y clkS, y las salidas primarias C y S-O. Además, se ha utilizado una
metodología de diseño estructurado para testabilidad denominada scan-path parcial en el cual
solamente un subconjunto de los registros constituyen una cadena scan; en la figura R1, R4 y
R6. Estos registros están controlados por dos señales de reloj independientes: clk, para modo
normal, y clkS para modo test; ambas señales no se deben activar simultáneamente. Se desea
aplicar un vector de test definido por A={1,1}, B={1,1,0}, D={1,0,1,1}, G={0,0,1,1,0,0} y
F={0,1}. Dibujar en la hoja adjunta el diagrama temporal de aplicación de ese vector de test y
observación de su respuesta que precise un número mínimo de ciclos de reloj; comentar
brevemente los distintos pasos seguidos. Utilizar como referencia la señal de clock superior.
__________________________________________________________________________________________
Ingeniería Técnica de Telecomunición. Sistemas Electrónicos. µElectrónica II. Junio 1999. Pag. 2
clk
clk
S
S-IAB
N
om
b
re
__________________________________________________________________________________________
Ingeniería Técnica de Telecomunición. Sistemas Electrónicos. µElectrónica II. Junio 1999. Pag. 3