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MICROELECTRONICA II
3º de Ingeniería Técnica de Telecomunicación
SISTEMAS ELECTRONICOS
Septiembre. 2000
Problema 1 (3.5 puntos)
En la figura 1 se muestra un circuito combinacional realizadon en una tecnología CMOS de
0.5µm que está constituido por puertas NOT, NAND y NOR, cuyas características temporales
se indican en la tabla de la figura 2. Todas las puertas tienen transistores del mismo tamaño:
NMOS: W=3µm y L=0.5µm, y PMOS: W=6µm y L=0.5µm. Se pide:
1) Calcular la capacidad de puerta de esta tecnología por µm2.
2) Si la capacidad de puerta es la dominante en este circuito, determinar el camino de
peor caso y el valor del tiempo de propagación.
Tarjetas .MODEL de SPICE que corresponde a una tecnología CMOS de 0.5µm
empleada en el problema:
.MODEL NMOS NMOS VTO=0.9 (V) BETA=100U(A/V2) CJ=400U(F/m2) CJSW=500P(F/m)
TOX=50 (10-- 1 0m)
.MODEL PMOS PMOS VTO=-0.9 (V) BETA=50U(A/V2) CJ=500U(F/m2) CJSW=650P(F/m)
TOX=50 (10-- 1 0m)
A
B
C
D
E
O1
O2
O3
O4
N1 N2
N3
N4
G1 G2
G3
G4
G5
G6
G7
G8
tp 0 macc
NOT 0.3ns 4.2ns/pF
NOR 0.6ns 6.7ns/pF
NAND 0.8ns 8.2ns/pF
tp=tp 0+maccCL
Figura 1 Figura 2
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Ingeniería Técnica de Telecomunición. Sistemas Electrónicos. µElectrónica II, 3º. Septiembre 2000. Pag1 de 6
Problema 2 (4 puntos)
En la figura 3 se muestra un circuito que realiza la operación aritmética Acosα . Para ello se
utiliza tres bloques funcionales: ROM, multiplicador y registro. La ROM y el multiplicador han
sido obtenidos utilizando el generador de “megacells” de ES2 cuyas características se muestran
en la figura 4 (utilizar valores “typ” para la ROM y valores “fast” para el multiplicador); las
líneas de entrada del multiplicador tienen una capacidad de 1pF tal como se muestran en la
figura 3. Los registros se disparan por flanco de bajada y tienen un tiempo de propagación que
se determina a través de la siguiente ecuación: tp=tp0+macc*CL.La señal ADDR, utilizada para
generar el valor de cosα , el dato A y la señal CLK llegan el mismo instante de tiempo a una
frecuencia de 40MHz tal como se muestra en la hoja adjunta.CLK tiene a la entrada un circuito
de retraso de 10ns que actúa simultáneamente sobre la ROM y los registros. Con toda esta
información representar en la hoja adjunta el diagrama temporal de todas las señales indicadas
especificando claramente el valor del instante de tiempo donde cambian su valor. Explicar
brevemente cómo se han obtenido esos valores.
ROM
8
8
ADDR
A
Delay
10ns
CLK
ME
R
E
G
A*
OE
'1'
8
8
16MULTIPLI-
CADOR
cosα
A*cosα
tp0=1ns
macc=4ns/pF
Ci=1pF
CL=1pF
Figura 3
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Ingeniería Técnica de Telecomunición. Sistemas Electrónicos. µElectrónica II, 3º. Septiembre 2000. Pag2 de 6
Figura 4
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Ingeniería Técnica de Telecomunición. Sistemas Electrónicos. µElectrónica II, 3º. Septiembre 2000. Pag3 de 6
0
10
ns
20
ns
30
ns
40
ns
50
ns
60
ns
70
ns
80
ns
90
ns
10
0n
s
A
D
D
R A
C
L
K
M
E A
*
co
sα
N
om
br
e:
A
* c
os
α
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Ingeniería Técnica de Telecomunición. Sistemas Electrónicos. µElectrónica II, 3º. Septiembre 2000. Pag4 de 6
Problema 3 (2.5 puntos)
En la figura 5 se muestra un circuito digital constituido por bloques combinacionales (C1 a C4)
y registros (R1 a R6) disparados por flanco de subida. Las entradas primarias de este circuito
son A, B , S-I, clk y clkS, y las salidas primarias E y S-O. Además, se ha utilizado una
metodología de diseño estructurado para testabilidad denominada scan-path parcial en el cual
solamente un subconjunto de los registros constituyen una cadena scan; en la figura R2, R3 y
R6. Estos registros están controlados por dos señales de reloj independientes: clk, para modo
normal, y clkS para modo test; ambas señales no se deben activar simultáneamente. Se desea
aplicar un vector de test definido por A={1,1}, B={1,1,0}, C={1,1}, H={0,1} y G={1,0}.
Dibujar en la hoja adjunta el diagrama temporal de aplicación de ese vector de test y observación
de su respuesta que precise un número mínimo de ciclos de reloj; comentar brevemente los
distintos pasos seguidos. Utilizar como referencia la señal de clock superior.
S-I
S-O
A
B
C1
R1
R2
R3
R4
R5
R6
C2
C3
C4
4
2
2
6
C
2
3
clk
2
clkS
3
6
I
G
clk
clk
clkS
clk
clkS
D
F
clk E
H
clk
Figura 4
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Ingeniería Técnica de Telecomunición. Sistemas Electrónicos. µElectrónica II, 3º. Septiembre 2000. Pag5 de 6
clk
clk
S
S-IAB
N
om
b
re
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