La conversión análogo - digital encierra dos procesos fundamentales que son: el muestreo y la codificación; los que pueden concebirse como se muestra en la Fig. 3.34 en forma de bloques. Para lograr una idea general sobre el proceso de trabajo del CAD, se ha incorporado el bloque de muestreo y retención (‘sample and hold’). De esta manera, el flujo principal de información se produce de izquierda a derecha con la señal analógica v(t) en la entrada y su homóloga digital Vsal0 a la salida. La señal analógica de entrada (1) es muestreada por el ‘sample and hold’, mediante la captura de un cierto valor instantáneo de ella que se almacena en el capacitor. Esta cantidad es transmitida hacia el comparador como se muestra en (2). El proceso continuo de muestreo y retención se presenta en (3). El bloque de control envía los pulsos de apertura y cierre al interruptor del muestreador. La posición interrumpida equivale a un valor de voltaje V constante a la entrada del comparador. Este tipo de conversor tiene una estructura de lazo formada por el comparador, el registro de aproximaciones sucesivas (RAS) y el conversor digital - analógico (CDA). Su principio de funcionamiento es de la forma siguiente. Supongamos que el intervalo de trabajo del CAD es de 0 - 10 volts; cuando el bloque de control recibe la señal de inicio, envía un impulso de continuidad al muestreador para que se cargue el capacitor (fracción de tiempo muy pequeña). Inmediatamente después emite el impulso correspondiente para conversión hacia el RAS, al mismo tiempo que el de interrupción al muestreador, y este inicializa el CDA con la combinación 1000 , cuando el conversor es de 4 bits como en el presente caso. De hecho se ha establecido la comparación inicial con la mitad de la escala del CAD, ya que el valor analógico Vo entregado por el CDA es de 5,0 volts. El comparador establece la desigualdad analógica V ≠ Vo y en dependencia de como ella sea, el RAS adiciona un 1 (Vo < V), o incorpora un 0 (Vo > V) en el bit más significativo (en lo adelante MSB), al mismo tiempo que incorpora un 1 en el segundo dígito; alcanzándose el fin de la primera etapa o ciclo interno. Esto puede observarse en la Fig. 3.35 Las cantidades digitales 1100 ó 0100 , según el caso, se entregan nuevamente al CDA para comenzar el segundo lazo. Este proceso se repite hasta culminar la cuarta etapa, en la que se define el dígito binario (bit) menos significativo (en lo adelante LSB). Finalizada la conversión del valor de V en su homólogo digital Vsal0, el RAS envía un impulso de fin de conversión, indicándose al bloque de control que está listo para que se produzca la lectura a través del registro de salida. Puede observarse que el tiempo de conversión es independiente del valor analógico de la señal de entrada, sin embargo, es función del número de bits del CAD. Si el CAD fuese de tres etapas (3 bits), su tiempo de conversión sería de las ¾ partes del que aquí se trata, pero por otro lado su resolución se verá reducida. La resolución R de un CAD es: R = (intervalo en volts) / (2^n), donde n, es el número de bits. Si n = 3 y el intervalo es el anteriormente indicado, entonces R = 1,25 ; que representa una resolución inferior al 0,625 para el caso de 4 bits. Es decir, la cantidad binaria 0000 equivale a magnitudes de Vsal0 que oscilan en 0 ≤Vsal0 <0,625 ; la cantidad 0001 equivale a 0,625 ≤Vsal0 < 1,25 y así sucesivamente, hasta la cantidad binaria 1111 que equivale a 9,375 ≤Vsal0 < 10 . Los extremos de cada intervalo pueden cambiarse, de tal manera que se inicie con 0