Clase_6

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MÉTODO QUINE MCCLOUSKY
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Qué es el método de Quine McClousky?
Cómo se desarrolla el método de Quine McClousky?
Cómo llegar a una solución mínima usando el método de Quine McClousky?
Qué son las familias lógicas?
Qué tipos de tecnología existen?
Cuáles son los diferentes niveles lógicos?
CONTENIDO DE LA CLASE Nº 6
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MAPAS DE KARNAUGH
Determinar los productos
para el mapa de Karnaugh de
la figura y la expresión suma
de productos mínima
Resultante.
REPASO DE LA CLASE ANTERIOR
		C’D’	C’D	CD	CD’
	A’B’	0	0	1	1
	A’B	1	1	1	1
	AB	1	1	1	1
	AB’	0	1	0	0
B
A’C
AC’D
F=B+A’C+AC’D
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	En los diagramas K conforme aumenta el número de variables, aumenta el número de celdas de éste, haciendo más difícil la visualización de los grupos para la selección de la función mínima. Por ello el mapa K no es recomendable para funciones cuyo dominio exceda 5 variables.
	El método de McClousky se aplica a funciones con muchas variables.
MÉTODO DE QUINE McCLOUSKY
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	Es un procedimiento específico paso a paso, el cual se utiliza para producir una expresión simplificada. 
	El procedimiento se puede definir en dos pasos: 
Búsqueda y selección de implicantes primos.
Selección, mediante un gráfico el número mínimo de implicantes primos que deben estar en la solución final.
MÉTODO DE QUINE McCLOUSKY
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EJEMPLO
	a	b	c	d	F
	0	0	0	0	1
	0	0	0	1	1
	0	0	1	0	1
	0	0	1	1	0
	0	1	0	0	0
	0	1	0	1	1
	0	1	1	0	1
	0	1	1	1	1
	1	0	0	0	1
	1	0	0	1	1
	1	0	1	0	1
	 1	0	1	1	0
	1	1	0	0	0
	1	1	0	1	0
	1	1	1	0	1
	1	1	1	1	0
f(a,b,c,d)= Σ(0,1,2,5,6,7,8,9,10,14)
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PASO No 1 
A partir de la tabla se seleccionan los minitérminos que hacen uno la función.
Luego se agrupan los minitérminos de acuerdo a la cantidad de unos contenidos.
Se procede a aparear los minitérminos que difieran entre si solamente por una variable. Se elimina la variable que aparece normal y complementada.
Este procedimiento continúa hasta que no exista más apareamiento.
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1 PASO: Búsqueda y selección de Implicantes primos
	m0 0000 	*
	m1 0001	*
	m2 0010	*
	m8 1000	*
	m5 0101	*
	m6 0110	*
	m9 1001	*
	m10 1010	*
	m7 0111	*
	m14 1110	*
	0,1	000_
	0,2	00_0
	0,8	_000
	1,5	0 _01
	1,9	_001
	2,6	0 _10
	2,10	_010
	8,9	100 _
	8,10	10 _0
	5,7	01 _1
	6,7	011 _
	6,14	_110
	10,14	1 _10
	m	ABCD	F
	m0	0000	1
	m1	0001	1
	m2	0010	1
	m3	0011	0
	m4	0100	0
	m5	0101	1
	m6	0110	1
	m7	0111	1
	m8	1000	1
	m9	1001	1
	m10	1010	1
	m11	1011	0
	m12	1100	0
	m13	1101	0
	m14	1110	1
	m15	1111	0
G0
G1
G2
G3
8
	0,1,8,9	_00 _
	0,2,8,10	_0 _0
	0,8,1,9	_00 _
	0,8,2,10	_0 _0
	2,6,10,14	_ _10
	2,10,6,14	_ _10
1 PASO
Términos no marcados= Implicantes primos (no pueden combinares con otros términos)
Términos eliminados= mismos términos tomados en orden diferente.
	0,1	000_	*
	0,2	00_0	*
	0,8	_000	*
	1,5	0 _01	
	1,9	_001	*
	2,6	0 _10	*
	2,10	_010	*
	8,9	100 _	*
	8,10	10 _0	*
	5,7	01 _1	
	6,7	011 _	
	6,14	_110	*
	10,14	1 _10	*
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		0	1	2	5	6	7	8	9	10	14
	0,1,8,9	X	X					X	X		
	0,2,8,10	X		X				X		X	
	2,6,10,14			X		X				X	X
	1,5		X		X						
	5,7				X		X				
	6,7					X	X				
2 PASO: Selección, mediante un gráfico el número mínimo de implicantes primos que deben estar en la solución final.
 
IMPLICANTES PRIMOS
MINITÉRMINOS DE LA FUNCIÓN
ESENCIAL!!
ESENCIAL!!
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SOLUCIÓN
F= (0,1,8,9)+(2,6,10,14)+(5,7)
F=b’c’+cd’+a’bd
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REALIZAR EJERCICIOS
Halle todas las sumas de productos mínimas de cada una de las funciones indicadas:
f(a,b,c,d)=Σ(1,5,7,9,11,12,14,15)
f(a,b,c,d)=Σ(0,1,3,5,6,7,8,10,14,15)
f(a,b,c,d)=Σ(1,3,4,5,6,7,10,12,13)+ Σd(2,9,15)
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Los elementos de cada familia:
Están hechos de la misma tecnología.
Tienen estructuras de circuitos semejantes.
Exhiben las mismas funciones básicas. 
FAMILIAS LÓGICAS
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Número de compuertas equivalentes en e sustrato:
SSI (Small Scale Integration), pequeño nivel de integración: menos de 12 compuertas/CHIP. 
MSI (Medium Scale Integration), mediano nivel de integración: 12-99 compuertas/CHIP.
LSI (Large Scale Integration), nivel grande de integración: 100-9.999 compuertas/CHIP.
VLSI ( Very Large Integration), nivel muy grande de integración: 10.000-99.999 compuertas/CHIP.
ULSI (Ultra Large Integratio), integración a ultra gran escala, 100.000-999.999 compuertas/CHIP.
GSI (Giga Scale Integration), integración a giga escala: 1’000.000 o mas compuertas/CHIP.
ESCALA DE INTEGRACIÓN
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Bipolar
DTL (Diode Transistor Logic), Lógica de Diodos e Transistores.
DCTL (Direct Coupled Transistor Logic), Lógica de Transistores diretamente acoplados.
RTL (Resistor Transistor Logic), Lógica de Transistores e Resistores.
RCTL (Resistor Capacitor Transistor Logic) RTL com Capacitores.
HTL (High Threshold Logic), Lógica de alto Limiar.
TTL (Transistor Transistor Logic) , Lógica Transistor-transistor.
ECL (Emitter Coupled Logic) , Lógica de Emissores Acoplados.
TECNOLOGÍA INTERNA
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MOS
PMOS (MOSFET canal P).
CMOS (MOSFET caal N).
CMOS (Complementary MOS Logic), lógica MOS complementaria.
TECNOLOGÍA INTERNA
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Nivel lógico: rango de voltaje o corriente que representa el valor de una variable lógica (1 o 0).
Inmunidad al ruido: Capacidad de un circuito lógico para soportar señales de ruido superpuestas al nivel lógico de su entrada.
 
CARACTERÍSTICAS ELÉCTRICAS
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VIHmin Voltaje de entrada mínimo de nivel alto : mínimo valor de entrada garantizado para ser reconocido como un ALTO.
VOHmin Voltaje de salida mínimo de nivel ALTO: mínimo valor de salida garantizado en el nivel ALTO.
VILmax Voltaje de entrada máximo de nivel BAJO: máximo valor de entrada garantizado para ser reconocido como BAJO.
VOLmax Voltaje de salida máximo de nivel BAJO: máximo valor de salida garantizado en el estado BAJO.
NIVELES LÓGICOS Y MÁRGENES DE RUIDO
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NIVELES LÓGICOS
Lógica TTL
Lógica CMOS 5V
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NIVELES LÓGICOS Y MÁRGENES DE RUIDO TTL
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Por ejemplo, en el caso de la lógica TTL, supongamos que dos puertas se conectan de forma que una (A) proporciona una entrada a la otra (B). Si A está proporcionando un 1 a B con 2.4V (VOH(min)) y por el ruido esta tensión baja hasta menos de 2V (VIH(min)), el 1 podría ser interpretado como un 0. Por tanto, el margen de ruido para el ni vel alto(VNH) es de 0.4V. Es decir: VNH=VOH(min)-VIH(min)
Idéntica situación ocurre para el nivel bajo. Si un 0 está siendo representado por 0.4V a la salida de A y debido al ruido esta tensión pasa a ser más de 0.8V, el 0 podría ser interpretado como un 1. Por tanto, el margen de ruido para el nivel bajo (VNL) es de 0.4V. Así: VNL=VIL(max)-VOL(max)
En el caso de CMOS, VNH=1.4V y VNL= 1.4, lo que indica que la familia CMOS es más inmune al ruido que la TTL.
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IIH Corriente de entrada de nivel alto: corriente en una entrada cuando se aplica un nivel ALTO.
IOH Corriente de salida de nivel ALTO: corriente en una salida cuando se aplican condiciones de entrada que generan en la salida un nivel ALTO.
IIL Corriente de entrada de nivel BAJO: corriente en una entrada cuando se aplica un nivel BAJO.
IOL Corriente de salida de nivel BAJO: corriente en una salida cuando se aplican condiciones de entrada que generan en la salida un nivel BAJO. 
PARÁMETROS DE CORRIENTE
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FAN-OUT número máximo de salidas, cargabilidad o abanico de salida: número máximo de compuertas conectarse a la salida sin exceder sus especificaciones de carga. Depende de las características de salida y de entrada de las entradas que se están controlando.
FAN-IN número máximo de entradas, cargabilidad o abanico de entrada: número de entradas que tiene una compuerta. En principio se podrían diseñar compuertas con un gran numero de entradas pero esto implica el uso de más transistores lo que provoca un aumento en el tiempo de propagación.
FAN-OUT Y FAN-IN
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TTL 
Compuerta NAND TTL
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CMOS
Compuerta NAND CMOS
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CONDICIONES DE COMPATIBILIDAD ENTRE FAMILIAS
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Retardo de propagación
OTRAS CARACTERÍSTICAS
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