Laboratorio de Sistemas Digitales Reporte Practica 6

Vista previa del material en texto

UNIVERSIDAD NACIONAL AUTONOMA DE MEXICO
FACULTAD DE ESTUDIOS SUPERIORES CUAUTITLAN
INGENIERIA EN TELECOMUNICACIONES, SISTEMAS Y ELECTRONICA
LABORATORIO DE SISTEMAS DIGITALES
REPORTE DE LA PRACTICA 6
Características de las familias lógicas
Nombre: Jorge Antonio Jiménez Bernal 
Semestre: 2016-I 
Grupo: 1509-A
Introducción:
Los circuitos integrados (CI) digitales, también llamados chip o microchip, se componen internamente de
muchos transistores para formar compuertas lógicas que, a su vez, realizarán una función. La escala de
integración, es decir, la cantidad de transistores de la cual se compone el CI, determina la complejidad de dicho componente.
 Las familias lógicas tuvieron su origen en el año de 1970 y continuaron su desarrollo y mejoramiento
durante los siguientes años. Las familias lógicas más comunes son TTL (Lógica de Transistor y Transistor) y CMOS (Metal Óxido Semiconductor Complementario). Las compuertas pertenecientes a TTL están construidas con transistores bipolares de una sola juntura (BJT), varios transistores forman una compuerta básica (NAND, NOR, NOT) y varias compuertas están integradas en un sólo circuito, ya sea para formar una función o para usarlas de manera independiente. Por otro lado, las compuertas pertenecientes a la familia CMOS, están construidas con transistores de efecto
de campo (FET) hechos de una placa metálica con otro material óxido y semiconductor. Los MOS pueden ser de canal N (N-MOS), en dónde el canal de conducción de la corriente eléctrica está formado por electrones, o de canal P (P-MOS) en los cuáles el canal está formado por los protones.
Dentro de las mismas familias lógicas existe otra diferencia en cuanto a la configuración de salida de las
compuertas de que se compone. De acuerdo con esta configuración de salida, las compuertas pueden ser de tipo tótem, de colector abierto o de tercer estado.
Por lo tanto, en ésta práctica abordaremos el uso de las familias lógicas TTL y CMOS, para conocer sus
características principales en cuanto a corrientes, voltajes, factor de carga, tiempo de respuesta y consumo de corriente. Implementaremos circuitos combinando ambas familias lógicas.
Usaremos circuitos integrados con compuertas de diferente configuración, de los transistores en su salida (tótem pole, colector abierto, tercer estado y salida con “buffer”). Finalmente resaltaremos la importancia del uso de las hojas técnicas para nuestros cálculos durante la etapa del diseño.
Desarrollo:
Se midio la tensión de salida y la corriente de salida de la CI 4011 con la resistencia previamente calculada a la entrada del LED
	Entradas
	Salidas
	SW1
	SW2
	Vo
	Io
	0v
	0v
	1.73v
	.32mA
	0v
	5v
	1.74v
	.320mA
	5v
	0v
	1.74v
	.320mA
	5v
	5v
	0v
	0
Hay voltaje y corriente en todas las combinaciones excepeto cuando se insertan dos 1s lógicos.
Se hizo lo mismo posteriormente con el 74LS37 , he aquí las mediciones obtenidas
	Entradas
	Salidas
	SW1
	SW2
	Vo
	Io
	0v
	0v
	1.7v
	.20mA
	0v
	5v
	1.7v
	.20mA
	5v
	0v
	1.7
	.20mA
	5v
	5v
	74mV
	0
Como se observa no tenemos corriente cuando tenemos dos unos lógicos en la compuerta, pero si existe un voltaje mínimo.
Luego se hizo una interconexión de compuertas TTL y CMOS como se muestra en la figura , alimentándose de la misma fuente , solamente moviendo el led y la resistencia para cada salida que quedo “volando”.
	Entradas
	Salida 1 Compuerta
	Salida 2 Compuertas
	Salida 3 Compuertas
	SW1
	SW2
	Vo
	Io
	Vo
	Io
	Vo
	Io
	0v
	0v
	0.08V
	0
	0.08V
	0
	0.08V
	0
	5v
	5v
	2.63V
	0.87mA
	2.63V
	0.87mA
	2.63V
	0.87mA
El voltaje se ve aumentado debido a que se alimentó con más volts (nunca excediendo el límite de Vcc de cada compuerta). Vemos que hay menos corriente y más voltaje .
Con el 74LS241 conectado d ela siguiente manera al arrglo anterior se obtuvieron los siguientes valores:
	Entradas
	Salida 1 Compuerta
	Salida 2 Compuertas
	Salida 3 Compuertas
	SW1
	SW2
	Vo
	Io
	Vo
	Io
	Vo
	Io
	0v
	0v
	0
	0
	0
	0
	0
	0
	5v
	5v
	0
	0
	0
	0
	0
	0
Por alguna razón no obtuvimos valores de salida para ninguna compuerta tal vez el IC se estropeo .
Se midió el CI 74LS241 por separado para ver su funcionamiento y se obtuvieron los siguientes valores.
	Entradas
	Salidas
	SW1
	SW2
	SW3
	Vo (pin 9) [V]
	Vo (pin18) [V]
	0v
	0v
	0v
	0
	0
	0v
	0v
	5v
	0
	0.1
	0v
	5v
	0v
	0
	0.33
	0v
	5v
	5v
	0
	0.11
	5v
	0v
	0v
	0
	0.28
	5v
	0v
	5v
	0
	0.47
	5v
	5v
	0v
	0
	0.93
	5v
	5v
	5v
	0
	0.24
Se observa que en el pin9 nunca hay voltaje sin embargo para cualquier caso el led se enciende.
Finalmente se midió la compuerta inversora, lo mismo con un led a la salida.
	Entrada
	Salida
	SW1
	Vo[V]
	Io[mA]
	0v
	0
	0
	5v
	1.7
	0.26
Cuestionario:
1. Calcular el factor de carga a la salida de una compuerta NAND del CI 4011 mostrado en la figura 6.6.
Para compuertas CMOS excitando compuertas CMOS queda limitado principalmente por la carga capacitiva que “detecta” la compuerta excitadora, valores usuales para la capacitancia de la entrada son de 5 a 15pF, en el caso del CI 4011 es de 1.5pF
2. Calcular el margen de ruido de una compuerta NAND del CI 4011; primero al alimentarlo con una fuente de +5v y luego con una fuente de +15v.
Ruido Nivel 1 log 
Ruido Nivel 0 log 
	Variable
	Para +5V [V]
	Para +15V [V]
	VOHmin
	4.95
	14.95
	VIHmin
	3.5
	11.10
	VILmax
	1.5
	4
	VOLmax
	0.05
	0.05
3. Calcular el tiempo de retardo máximo del circuito de la figura 6.7.
Con Vcc= 5V a Temperatura ambiente, RL=133Ω, Cl=45pF, de A o B hacia la Salida:
· tPLH, típico 13 nS máximo 22 nS 
· tPHL Típico 8 nS máximo 15 nS
4. Explique el funcionamiento del circuito de la figura 6.10.
El CI 74LS241 es un buffer tri estado de 8 entradas y 8 salidas. Tiene 2 entradas de control, una actúa por nivel bajo y otra por nivel alto que activan el circuito en dos grupos de 4 buffers. Se utiliza para conectar varios CI a un mismo bus sin que se interfieran entre si.
5. Calcular la potencia máxima disipada por el circuito mostrado en la figura 6.11.
Si 
Entonces 
Conclusiones:
La interconexión de muchas compuertas ocasiona una leve perdida de voltaje y corriente lo cual podría ocasionar que estas no detectasen el nivel lógico y han de ser alimentadas con diferente potencial o bien usar algún buffer para evitar esas perdidas
Bibliografía:
www.ladelec.com/teoria/electronica.../180-interfases-entre-ttl-y-cmos
obtenido 18/10/2015