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Modelo de examen tipo resuelto 1 
Área de Arquitectura y Tecnología de Computadores Joaquín Ruiz Río 
1. Diseñar un sistema combinacional que tenga cinco entradas y dos salidas y que actúe 
de la siguiente forma: las cinco entradas (x4x3x2x1x0) representan una palabra de cinco 
bits; la salida z0 se activa si la palabra que se presenta a la entrada representa un número 
primo; la salida z1 se activa si la palabra a la entrada es menor que la mitad de la 
máxima posible. 
 
Como el sistema tiene como entrada una palabra de cinco bits, los números 
representados van del 0 al 31. Para el diseño de la primera función de salida vamos a 
considerar, en primer lugar, los números primos menores de 31: 1, 2, 3, 5, 7, 11, 13, 17, 
19, 23, 29 y 31. Por otra parte, para la segunda función de salida, observamos que la 
mitad de la máxima entrada posible es 15,5, por tanto, las entradas menores son los 
valores de 0 a 15. Dicho lo anterior, la tabla de verdad del sistema será: 
 
x4x3x2x1x0 z0 z1 
00000 0 1 
00001 1 1 
00010 1 1 
00011 1 1 
00100 0 1 
00101 1 1 
00110 0 1 
00111 1 1 
01000 0 1 
01001 0 1 
01010 0 1 
01011 1 1 
01100 0 1 
01101 1 1 
01110 0 1 
01111 0 1 
10000 0 0 
10001 1 0 
10010 0 0 
10011 1 0 
10100 0 0 
10101 0 0 
10110 0 0 
10111 1 0 
11000 0 0 
11001 0 0 
11010 0 0 
11011 0 0 
11100 0 0 
11101 1 0 
11110 0 0 
11111 1 0 
 
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Una vez descritas las funciones de salida del sistema combinacional pasaremos a 
minimizarlas. Como no se establece ningún requerimiento en el enunciado, escogemos 
como técnica de minimización los mapas de Karnaugh. Siendo funciones de cinco 
variables debemos optar entre la técnica de los mapas reflejados o los superpuestos. En 
este caso elegimos los mapas superpuestos. 
 
Para la función z0, tenemos el siguiente mapa superpuesto: 
 
 x4=1 x4=0 
 
x3x2 
x1x0\ 
00 
01 11 
10 00 
01 11 
10 
00 1 1 1 1 1 
01 1 1 1 
11 1 1 1 
10 1 
 
 
A la vista de lo anterior, se ve que obtenemos las siguientes adyacencias: 
 
 x2x1’x0’ 
 x3x2x1’ 
 x4’x2x1’ 
 x4x2x1x0 
 x4’x3’x2x0 
 x4’x3x1’x0’ 
 x4’x3x2x0’ 
 
 
Con lo que la función z0 será: 
 
z0 = x2x1’x0’ + x3x2x1’ + x4’x2x1’ + x4x2x1x0 + x4’x3’x2x0 + x4’x3x1’x0’ + x4’x3x2x0’ 
 
 
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Para la función z1, tenemos el siguiente mapa superpuesto: 
 
 x4=0 x4=1 
 
x3x2 
x1x0\ 
00 01 11 10 00 01 11 10 
00 1 1 1 1 
01 1 1 1 1 
11 1 1 1 1 
10 1 1 1 1 
 
 
A la vista del mapa, se ve claramente que la función z1 será: 
 
z1 = x4’ 
 
Por todo lo anterior, el circuito correspondiente al circuito requerido es el siguiente: 
 
 
 
 
 
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2. Diseñar una ALU que recibe como entrada dos palabras A y B de cuatro bits, dos 
señales de control s0 y s1 y presenta como salida una palabra Z de cuatro bits y un bit 
de acarreo, realizando las siguientes operaciones: 
 
 
 
S0 
S1=0 (Aritmética) S1=1 (Lógica) 
0 A + B A + B 
1 B – A A · B 
 
Para el diseño de este circuito realizaremos por una parte el bloque lógico, y por otra el 
bloque aritmético. Empezaremos, pues con el diseño del bloque lógico que nos resulta 
más sencillo. 
 
Para el diseño del bloque lógico tenemos en cuenta que las operaciones lógicas se 
realizan bit a bit sin que los cálculos de uno afecten a otro, por tanto, estudiaremos en 
primer lugar el circuito como si los operando fuesen únicamente de un bit, observando 
Ai, Bi, Zi y S0, obteniéndose un circuito para operar el bit i de las palabras caracterizado 
por la siguiente tabla de verdad: 
 
S0 Ai Bi Zi 
0 0 0 0 
0 0 1 1 
0 1 0 1 
0 1 1 1 
1 0 0 0 
1 0 1 0 
1 1 0 0 
1 1 1 1 
 
Al ser, el circuito Zi un sistema combinacional de tres entradas y una salida, podemos 
implementarlo con un multiplexor 8 a 1, no obstante, por motivos de economía, 
emplearemos un multiplexor 4 a 1 teniendo en cuenta lo siguiente: 
 
S0 Ai Bi Zi 
0 0 0 0 
0 0 1 1 
= Bi 
0 1 0 1 
0 1 1 1 
= 1 
1 0 0 0 
1 0 1 0 
= 0 
1 1 0 0 
1 1 1 1 
= Bi 
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El bloque Zi será, pues, el siguiente: 
 
 
 
Reuniendo cuatro bloques Zi para cada uno de los bits i=0, 1, 2 y 3 tendremos diseñada 
la unidad lógica: 
 
 
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Para el diseño de la unidad aritmética haremos uso de un sumador de 4 bits (74LS82), 
así pues, debemos estudiar de qué manera entramos los operandos Ay B a las entradas 
X e Y del sumador de forma que el diseño sea más efectivo. En la siguiente tabla se ven 
las distintas posibilidades: 
 
Operación X Y Ci 
A B 0 
A + B 
B A 0 
C(A) B 1 
B- A 
B C(A) 1 
 
Para la operación B – A se ha tenido en cuenta la propiedad de la aritmética binaria por 
la cual sabemos que –X = C2(X) = C(X) + 1 
 
A la vista de la tabla anterior, queda claro que podemos escoger como opciones 
igualmente efectivas para las operaciones la primera y la tercera, o bien, la segunda y la 
cuarta. Arbitrariamente elegimos las alternativas primera y tercera, y por tanto, el diseño 
de la unidad queda resumido en la siguiente tabla: 
 
Señal control s0 Operación X Y Ci 
0 A + B A B 0 
1 B – A C(A) B 1 
 
Habitualmente, la unidad aritmética se diseña partiendo de un sumador con una etapa 
previa que selecciona los operandos que entrarán por X e Y. No obstante, observando la 
tabla para nuestra unidad, tenemos que por X siempre entra A (normal o 
complementada) y por Y siempre entra B, luego no es necesario la etapa selectora. Sin 
embargo, si es necesaria una etapa negadora, ya que por X entra una A que puede 
encontrarse normal o complementada dependiendo de la señal de control s0. Lo anterior 
se puede resumir en las siguientes ecuaciones: 
 
SelX = A 
SelY = B 
NegX = s0 
Ci = s0 
 
Teniendo en cuenta todo lo anterior, el diseño de la unidad aritmética consistirá, pues, 
en un sumador de 4 bits, en la que entraremos por Y el operando B, por X la salida del 
negador (cuya entrada será la palabra A y la señal s0) y por Ci la señal s0. Por otra parte, 
para el diseño del negador aprovecharemos las peculiaridades de la puerta XOR. 
 
La unidad aritmética quedará pues como el siguiente circuito: 
 
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Ya sólo nos queda la unión de las unidades aritmética y lógica en una sola. Para ello 
llevaremos las entradas a cada una de las unidades y las salidas las llevaremos a un 
selector (cuádruple multiplexor 2 a 1) que presentará a la salida final el resultado de la 
unidad aritmética o lógica en función de la señal de control s1. El circuito de la ALU 
completa es, pues: 
 
 
 
 
 
 
 
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3. Diseñar un contador síncrono ascendente / descendente módulo 4 con salida de 
acarreo. El sentido de la cuenta estará en función de la entrada X, si X = 1 la cuenta será 
ascendente, si X = 0 la cuenta será descendente. Emplear biestables tipo D. 
 
En primer lugar, como para cualquier circuito secuencial, debemos dibujar el diagrama 
de estados descriptivo del sistema: 
 
 
 
 
 
 
 
 
 
 
 
 
Como hay cuatro estados posibles necesitamos dos biestables para codificar el estado 
actual del sistema. Además, dado que el sistema a diseñar es un contador, utilizaremos 
la codificación natural, es decir, 00 para 0, 01 para 1, 10 para 2 y 11 para 3. 
 
Podemos resumir todo lo anterior en la siguientetabla de transición de estados: 
 
Estado actual 
Q1Q0 
Estado siguiente Q1Q0 Salida Z 
 X = 0 X = 1 X = 0 X = 1 
00 11 01 1 0 
01 00 10 0 0 
10 01 11 0 0 
11 10 00 0 1 
 
Dado que debemos diseñar el contador con biestables tipo D, resulta que Di = Qi 
siguiente
. 
Por tanto, la tabla de excitación es prácticamente idéntica a la de transición. 
 
Estado actual 
Q1Q0 
Excitación D1D0 Salida Z 
 X = 0 X = 1 X = 0 X = 1 
00 11 01 1 0 
01 00 10 0 0 
10 01 11 0 0 
11 10 00 0 1 
 
0 
1 
2 
3 
1/1 
0/1 
0/0 0/0 
0/0 
1/0 1/0 
1/0 
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Con la tabla anterior tenemos una descripción de la funciones D1, D0 y Z. Ahora 
pasaremos a minimizar dichas funciones mediante la técnica de los mapas de Karnaugh: 
 
Función D1 
 
x 
q1q0\ 
0 1 
00 1 
01 1 
11 1 
10 1 
 
Se observa que no existen adyacencias, no obstante, es fácil comprobar que podemos 
simplificar la función mediante las funciones XOR y XNOR obteniendo la expresión: 
 
D1 = q0 XNOR x 
 
Función D0 
 
x 
q1q0\ 
0 1 
00 1 1 
01 
11 
10 1 1 
 
 
Sólo hay una adyacencia que incluye los cuatro unos, por lo que la función queda 
simplificada de la siguiente forma: 
 
D0 = q0’ 
 
Función Z 
 
x 
q1q0\ 
0 1 
00 1 
01 
11 1 
10 
 
No se observa ninguna adyacencia por lo que no es posible minimizar la función, 
quedando expresada: 
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Z = q1’q0’x’ + q1q0x 
 
Ya sólo nos queda plasmar lo anterior en el circuito correspondiente: