Amplificador Diferencial de Transistores

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UNIVERSIDAD VERACRUZANA
FACULTAD DE INGENIERIA
BOCA DEL RIO, VERACRUZ
PROGRAMA EDUCATIVO
Electrónica y comunicaciones
EXPERIENCIA EDUCATIVA
Circuitos integrados analógicos
Amplificardor direferencial
ESTUDIANTE
JOSÉ ANTONIO GALVEZ SALAS
Amplificador diferencial‎: Está compuesto por dos transistores idénticos, que en su salida se obtendrá la diferencia de las señales aplicadas en sus entradas respecto a tierra.
El Amplificador diferencial se caracteriza por presentar dos transistores idénticos con similares características, tanto internas como de las redes de polarización.
Ya que el circuito dispone dos entradas y dos salidas de señal, existen cuatro configuraciones posibles realizando las distintas combinaciones entre entradas y salida.
Configuraciones
Entrada y salida simétrica
Es la forma más típica de un amplificador diferencial, tiene dos entrada v1 y v2, El voltaje de salida se obtiene de la diferencia entre las salidas de los colectores.
Entrada asimétrica y salida simétrica
En algunas aplicaciones sólo se usa uno de los terminales de entrada con la otra conectada a tierra, mientras que la salida se obtiene entre los colectores de los dos transistores del circuito.
Entrada simétrica y salida asimétrica
Esta es la forma más practica y utilizada porque puede excitar cargas asimétricas o de un solo terminal como lo hacen los amplificadores EC, emisor seguidor y otros circuitos. Esta etapa es la que se usa para la etapa de entrada de la mayor parte de los Amplificadores Operacionales comerciales. Presenta dos entradas de señal para las bases de cada transistor mientras que la salida se obtiene únicamente de uno de los colectores respecto a masa.
Entrada y salida asimétrica
Esta configuración presenta tanto para la entrada como para la salida un único terminal. Este tipo de configuración es útil para las etapas de acoplamiento directo donde se requiere sólo amplificar una entrada. Esta configuración es la que se solicita en las especificaciones de la práctica.
ANÁLISIS EN C.C 
 
Haremos primeramente dos observaciones: 
 
1.- Debido a la simetría del circuito de la figura 1, analizaremos solamente la mitad del mismo, teniendo la precaución de elevar a 2*REE el valor de la resistencia de emisor para mantener constante la caída de tensión en el emisor (observar que se reduce la corriente en el emisor en 1/2) 
 
 
 
 
 
 
Fig. 2 
Como siempre que se estudia un circuito en C.C., cortocircuitamos las fuentes de señal en C.A. En este caso la fuente vmc se conserva porque la tratamos como una fuente de C.C. 
 
Aplicando la ley de Kirchhoff de tensiones a la malla de entrada: 
 
 	−Vmc + IB * RB +VBE + IC *2REE −VEE = 0	ec06
 	donde	IC ≈ IE1	para β〉〉1	ec 07.
 despejando IC = Vmc +V − 0,7 ec 08.2
R
R
EE
+
 	B
 	EE β
 
Pasamos a determinar los puntos de corte con los ejes de la recta de carga en C.C. Para ello aplicando la ley de Kirchhoff de tensiones a la malla de salida, obtenemos: 
 
	−V + I * R +V + I *2R −V = 0
 	CC	C	C	CE	C	EE	EE
 
 	Cuando IC = 0 entonces VCE =VCC +VEE
 
 	Cuando VCE = 0 entonces	IC = VCC +VEE
 	RCD
 donde	R = R + 2R
 	CD	C	EE
	ec09 ec 10. ec 11. ec12.
	 	 	 
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⌧
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Fig. 3 
 
Sustituyendo en la ec. 08, Vmc= 0 encontramos el valor de Ic1: 
 
 
 	−
 	IC1 = 2VREEEE +0R,β7b	ec13.
 
Sustituyendo el valor de IC1 obtenido en la ec.13, en la ec.09 y tomando en cuenta las siguientes simplificaciones: 
· VCC = VEE 
· RB = 0 Ω 
· 2*REE >> RC 
 
Se puede demostrar que VCE1~VCC lo que quiere decir que cuando Vmc =0 V, el punto Q esta aproximadamente centrado en la recta de carga de continua. 
. 
Si el valor de Vmc se eleva demasiado, (llegando a Vmc máxima) Q1 entra en saturación, y si disminuye hasta Vmc minima, entra en corte. En la siguiente sección demostraremos que los valores máximos y mínimos de Vmc están relacionados con la ganancia de tensión de la etapa. 
 
Hasta aquí el análisis en C.C. de la semi-etapa Q1 del A.d. básico de la Fig.1. 
 
 
ANALISIS EN C.A 
 
Para el estudio en C.A. utilizaremos el modelo equivalente en π del transistor (en el cual despreciamos el valor de r0 por suponerla de valor mucho mayor que RC). Comenzamos el análisis del circuito de la Fig. 2, cortocircuitando las fuentes de C.C (y por tanto Vmc). Entonces, según las ecuaciones cuatro y cinco: 
 
 vs1 = vmd ec14.
	 	2
 vs2 =− v2md ec15.
 
 
 
 
	 	 	 	 	 	 	Fig. 4 
 
Solamente nos interesa del circuito de la figura 4 la pendiente de la recta de carga en C.A, para poder superponerla a la de C.C. 
 
	p =− 1	ec16.
RC
 
 
 
Por lo tanto, podemos concluir, que tenemos una recta de carga en C.C. debida a la señal de modo común, y otra recta de carga en C.A. debida al funcionamiento en modo diferencial. 
 
La recta de carga en alterna, “deslizará” sobre la de continua, entre las posiciones máximas y mínimas comprendidas entre Vmc máxima y Vmc minima. 
 
 
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⌧
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⌧⌧


 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
Fig. 5 
 
Detengamos el tiempo, en un instante dado, y observemos las rectas de carga (tanto en C.C. como en C.A.) de ambos transistores del A.d. básico de la figura 1. Supongamos que en ese momento tenemos una entrada tal que: 
 
	 	vs1 =vmc + md
 	2
 	vmd 	vs2 =vmc −
 	2
 
 
	ec04. ec05.

 v

 
 
Fig. 6 
 
Entonces, para una señal de entrada dada (con su componente común y diferencial), tendremos que observar que ningún transistor (tanto Q1 como Q2) entre en corte o saturación para una ganancia en modo diferencial dada. Utilizaremos las graficas del transistor con las rectas de carga, para ilustrar varias situaciones del punto Q. 
 
	 
 
 
 
	 	 	 	 	 	 	Fig. 7 
 
Si las tensiones en modo común son extremas (muy positivas o muy negativas), llevaremos a los transistores que componen el A.d. a la saturación o al corte respectivamente, por lo que se perderá la linealidad del circuito y por lo tanto no estaremos amplificando la señal de entrada convenientemente. 
 
 
	 
 
	 	 	Fig. 8a	 	 	 	 	 	Fig. 8b 
 
En la fig. 8a y 8b, observamos distintas puntos de ubicación del punto Q. Si las señales en modo común se prevén elevadas (mucho nivel de ruido o perturbación), entonces para que la amplificación de la señal resulte lineal, se deberá de trabajar con ganancias de señal en modo diferencial pequeñas (Fig.8a). Por el contrario, si el ruido o componente común es reducido, se podrá aumentar la ganancia de la etapa diferencial (Fig. 8b). 
Con esto, podemos intuir, que si queremos obtener una gran amplificación de la señal en modo diferencial (al fin y al cabo, esta es la función principal de los A.d.) y tenemos la posibilidad de tener una elevada tensión de entrada en modo común, deberemos diseñar dos etapas diferenciales conectadas en cascada. 
 
1ª etapa: Será la encargada de reducir la señal de entrada en modo común. Para conseguir esto, deberá de tener una RRMC (relación de rechazo en modo común) elevada, o lo que es lo mismo una ganancia de tensión de modo común lo más baja posible. 
 	RC	ec17.
 	Avmc =−
 	2*REE
 
Para conseguir esto, normalmente se persigue elevar al máximo el valor de REE lo que nos lleva directamente, al A.d. polarizado con fuente de intensidad constante, en el cual de forma ideal el valor de REE es infinito. 
 
2º etapa: Una vez que la señal en modo común es atenuada, nos podemos encargar de obtener una mayor ganancia de tensión o corriente (no olvidar que el circuito de la Fig. 2, no es ni más ni menos que una etapa en emisor común, la cual tiene valores elevados tanto de ganancia en corriente como en tensión). Para ello observar la Fig. 8b, en la cual se observa claramente que la señal de salida tiene un valor de pico mucho más elevado que la de la Fig. 8a. 
 
 
 
 
 
 
 
 	1
 	1
 	3